本文重点研究2.5Gbps超高速串行收发器中时钟数据恢复(Clock Data Recovery，CDR)电路的设计与实现问题。研究内容来源于国家“863”计划课题：“宽带电路交换核心芯片开发”与陕西省科技攻关重点项目“2.5Gbps超高速串行收发器芯片及IP核开发”。 论文的主要工作包括：(1)讨论了CDR电路的系统设计方案，确定了由高速模拟锁相环路和半速率时钟数据恢复环路构成的双环CDR电路结构，并进行了详细的理论分析；(2)完成了CDR电路的详细电路设计，并在设计时最大限度地考虑了电路的功耗、抖动性能以及可测性：(3)研究了数模混合电路的仿真方法，并将其应用到CDR电路的验证中。 上述工作中的创新性表现在： (1)设计了由PLL环路和数字型半速率CDR环路组成的双环CDR电路。其中PLL环路采用经典的电荷泵锁相环结构为CDR电路提供16相1.25GHz、等相位间隔的参考时钟，CDR环路由模拟1:2解复用单元、数字控制延时单元、鉴相器单元、数字滤波器单元以及1:8/1:10模式可选的串并转换单元组成，用于完成数据的重定时： (2)CDR环路中的1:2解复用单元采用CML逻辑实现，可以处理PCML电平标准数据，将2.5Gbps的串行输入数据转换为两路1.25Gbps的数据，降低了整个电路设计的难度，使得采用数字电路实现后续功能成为可能； (3)数字控制延时单元通过一种新颖的相位插值技术将锁相环送来的16相参考时钟转换为32相1.25GHz、等相位间隔的时钟，该插值技术已申请国家发明专利； (4)数字滤波器单元借鉴了数据结构中的折半查找和顺序查找算法，采用“基于折半与顺序查找"的相位选择算法，通过对鉴相器输出的误差脉冲的计数、编码产生了9路3组相位选择信号，用以从数控延时单元的32相时钟信号中选择合适相位的时钟完成数据的重定时，同时对噪声的控制精度可预置，且包含了整个CDR电路扫描测试的功能结构； (5)串并转换单元采用一个类扭环计数器和相应的组合逻辑完成了对输入时钟的4/5双模分频功能，利用采样电平不同的锁存器完成了对分频时钟的相位控制和输入数据的逐位采样，以及串并转换后数据的同步输出。 整个电路基于0.18um CMOS 工艺设计，利用 Cadence 公司的 Spectre、SpectreVerilog等EDA工具对电路进行了仿真，结果显示，电路各项功能达到了设计要求。