随着计算机和信息科学技术的不断发展,图像处理在航空航天、生物医学、遥感监测、信息安全等领域都发挥着重要作用,尤其是高分辨率图像的实时处理对相关领域的发展尤为关键。鉴于仅仅使用纯软件的方式来实现图像的处理需要耗费大量的时间,并不能达到快速和实时性的要求,而采用FPGA(现场可编程门阵列)与高效率硬件描述语言Verilog HDL相结合的方法,可以充分发挥其流水线的并行处理能力,进而大大加速系统的设计进程,提供了硬件支持和软件保障。目前,图像压缩算法的优化及其硬件实现,仍有很大的研究和发展空间。论文以Cyclone II系列FPGA作为中央处理器,选用DE2开发平台,并在Quartus II中采用硬件描述语言进行编程,最终设计了一种基于FPGA的图像压缩编解码系统。系统集图像采集、JPEG图像压缩以及数据传输功能为一体。其中,图像采集模块选用以CMOS传感器MT9P001芯片为核心的D5M开发套件,实现图像捕获并实时地将Bayer格式转换成便于操作的RGB格式。图像压缩模块完成了基于FPGA的JPEG编码器的实现。为此,先对图像进行预处理,将RGB格式转换为YCbCr格式。然后在Chen算法基础上,通过二分频信号控制器对加减运算符号做出选择,减少了加法器的调用,从而实现二维离散余弦变换(DCT)的优化。其次将量化与Zigzag扫描相结合,对DCT系数和量化步长同时完成扫描重排,进一步节约了功能实现所需时间。最后,采用查找表的形式进行DC系数和AC系数的Huffman编码,并完成了码流组装。图像传输模块通过RS＿232串口与PC机进行通信,将完成压缩后的图像数据传输至PC端,并通过MATLAB进行解压缩,显示并保存图像。论文主要包括图像采集系统的硬件电路、JPEG压缩处理系统的硬件电路及软件设计,实现了系统各个模块功能,并对其进行测试,验证了整个系统的可行性。测试表明,本设计实现了预期的功能,达到设计目标,实现了图像的采集、JPEG编码器以及传输的要求。最终在PC机上显示出来的图像,质量良好,验证了本系统的可行性。