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商业计算、生物医疗等领域对计算精度的要求不断提高,十进制算术运算系统逐渐成为研究的热点。硬件十进制乘法器是十进制算术运算系统的核心运算部件之一,因此对高性能十进制乘法器进行研究与设计具有重要意义。十进制乘法器由部分积产生、部分积压缩和最终积产生三个模块组成。论文对非冗余、冗余和全冗余十进制乘法器的算法和电路结构展开深入研究,设计了高性能的16×16-digit全冗余十进制乘法器。论文主要研究工作与成果包括以下几点:1.对基于不同BCD编码系统和乘数重编码方式的十进制部分积产生模块的算法原理与电路结构进行研究和设计,重点介绍了有符号基-10编码和基于冗余BCD编码的部分积产生算法,并对基于冗余XS-3编码的被乘数倍数产生电路进行了优化设计。2.对不同的部分积压缩结构进行研究与比较,提出了一种新的基于全冗余ODDS加法器的部分积压缩树并对全冗余ODDS加法器进行优化设计。全冗余ODDS加法器的压缩比为2:1,压缩效率高。基于全冗余ODDS加法器的部分积压缩树结构规整,易于大规模集成电路的实现。3.对条件推测性十进制加法器和ODDS-BCD编码转换模块进行研究和设计。全冗余十进制乘法器的最终积产生采用ODDS-BCD编码转换模块,ODDS-BCD编码转换模块由ODDS-BCD编码转换器和进位运算电路构成,本文对进位运算电路和ODDS-BCD编码转换器进行了优化设计,提高了编码转换效率。4.用Verilog HDL语言对非冗余、冗余和全冗余十进制乘法器进行描述,在Modelsim平台上进行仿真和验证,在TSMC 65nm标准CMOS工艺库下,通过Design Compiler进行综合,得到延时与面积数据。通过与现有的最具代表性的高性能十进制乘法器进行比较可知,本文设计的16×16-digit全冗余十进制乘法器综合性能优越。