【摘 要】
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该文就是在卷积码约束度大的情况下,降低Viterbi译码器的硬件复杂度,同时保证一定的译码速率,用FPGA上设计实现Viterbi译码器.该文的设计采用从下至上(Bottom up)的设计方式,
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该文就是在卷积码约束度大的情况下,降低Viterbi译码器的硬件复杂度,同时保证一定的译码速率,用FPGA上设计实现Viterbi译码器.该文的设计采用从下至上(Bottom up)的设计方式,先实现各个子模块,然后将各个模块有效的组合在一起,完成最终的译码器设计.该文的重点放在如下几个部分:1)ACS模块采用四个ACS单元并行处理的方式,合理的安排路径度量存储器中读写数据的顺序,提出了一种度量状态分配算法,简化了ACS模块和存储模块之间的接口电路.2)在路径度量存储的更新上采用原位运算的方法,减少了存储器的使用.同时,存储器的组织采用分块的方法,对应于四个ACS单元,将存储器分成四块,每个ACS单元对其中的两块存储器进行读写操作.3)幸存路径管理模块采用选择更新的存储管理方法,使Viterbi译码器在译码过程中可以采用简洁明了的查表法从幸存路径存储器中读取幸存路径,进行路径回溯.
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