随着集成电路复杂度的不断提升、半导体工艺技术的不断进步,测试难度的相应增加,测试数据量也日益庞大,这已经成为影响集成电路测试发展的阻碍。为解决该问题,学者们提出了许多很好的可测试性设计(DFT, Design For Testability)方案。其中内建自测试(BIST, Built In Self-Test)就是这样一种有效、高速、可靠的测试方案。在BIST中,测试向量的生成是由线性反馈移位寄存器(LFSR, Linear feedback shift register)结构来完成。但是由于LFSR产生的向量是伪随机的,在测试的过程中,这部分向量通常达不到测试要求的故障覆盖率。因此,针对LFSR产生的伪随机测试向量所不能测到的难测故障,一般使用自动测试向量生成(ATPG, Automatic Test Pattern Generation)的方法生成确定性故障,作为对进一步提高故障覆盖率的一种有效手段。然而,针对超大规模集成电路,确定性测试向量的数据量非常巨大,因此,为了降低测试芯片内ROM大小,必须对海量测试数据进行压缩。针对测试数据量过大和海量测试数据引起产生的高功耗问题,本文提出了一种重播种测试压缩方案。该方案首先基于低功耗的模式生成,对测试向量进行分块编码,然后再把分块编码后的测试向量进行串接编码为种子向量。实验结果证明,该压缩方案可以降低重播种的次数,大大减少了种子的存储空间,同时有效降低了测试功耗,提高了电路的可靠性,更好的贴合了BIST的设计理念。由于现场可编程门阵列(FPGA, Field Programmable Gate Array)是一种灵活、高效、可靠性高、应用面广的可编程芯片,我们使用FPGA对实施电路进行了仿真设计。本文基于DFT设计理念,结合FPGA的硬件设计平台,分别对实施电路各个模块包括ROM、ROM控制器、LFSR、计数器、扫描链和测试向量生成控制核等进行设计和仿真,然后把各个模块整合成一个完整的实施电路,再经过综合仿真后,加载到Spartan—3E系列的FPGA开发板中进行功能验证。仿真流程和结果证明了本文的压缩方案具有实际可行性。通过对FPGA在电路仿真中资源的利用情况和测试过程中产生的功耗进行分析,可以看出本方案仿真电路所需的硬件电路面积开销较少,产生的功耗较低,能够有效地应用到基于FPGA的BIST设计中,从而实现降低测试难度、芯片面积开销、减少测试时间以及提高故障覆盖率的目的。