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由于电子技术的发展,对模数转换器的性能要求越来越高,因为结构上的优点,高速高精度ADC一般采用流水线结构,但是由于电容失配,运算放大器的有限增益,放大器的非线性等非理想因素的影响,高速流水线ADC很难做到很高的精度,因此,高速流水线ADC的精度提高技术成为目前的研究热点,论文对这方面的研究也显得很有意义。论文对高速流水线ADC的精度提高技术进行研究,主要存在以下研究内容：对流水线ADC的非理想因素以及其影响进行研究；对流水线ADC的最主要电路单元——运算放大器的优化设计进行研究,以便获得较高的闭环建立精度和速度,并建模进行分析；对采用前置VGA的流水线ADC结构和流水线ADC非理想因因因素的补偿技术进行研究并建立模型；最终对流水线ADC的采样保持电路和MDAC电路进行设计。在上述研究中,关于运算放大器优化设计和流水线ADC的补偿技术是论文的重点,也是论文的创新和特色之处。在以上研究中建立了符合实际结构的折叠式增益增强运放模型,通过实际电路与建模仿真相结合的方式,基于SMIC0.18μm混合CMOS工艺,完成了14位100MS/s流水线ADC采样保持电路所需运放的设计,运放增益为130dB、带宽为920MHz、4ns内可以达到0.001%的建立精度；补偿技术中,重点研究基于转折点的数字校准方法,对电路中运放有限增益,电容失配误差和运放的非线性影响进行消除,在14位100MHz流水线ADC模型中,当电容失配为1%,运算放大器开环放大倍数为14000,放大器闭环增益的三次项系数为0.003%时,校准后SINAD可以提升25dB以上。最后文中采用SMIC0.18μm混合CMOS工艺对流水线ADC的关键电路单元进行设计,如采样保持电路、MDAC电路、时钟分配电路等。其中采样保持电路在输入信号为11.23MHz时具备14.3位精度,能够满足14位100MS／s流水线ADC的设计需求。