FPGA在设计上的高度灵活性,使其现场可编程性获得了越来越多的人的青睐。FPGA的集成度越来越高,设计的功能不断增多,应用日趋复杂,运行频率也越来越高,设计的功耗问题变得越来越突出,成为限制设计研发的瓶颈。流水线能提高系统的性能,本文的设计研究在保持系统性能不降低的情况下,尽量降低设计系统的功耗。本文首先在介绍了国内外相关的降低FPGA静态功耗和动态功耗的研究现状的基础上,针对多余的信号翻转也就是信号毛刺是产生了多余的动态功耗主要原因,通过流水线来平衡组合逻辑路径过滤多余的信号翻转。使用了总线编码,总线翻转和逻辑片紧凑等方法减少输入端口数量,并对逻辑进行优化减少使用的资源数目和设计的逻辑层次。提出了基本流水线和带使能流水线的数学模型,设计了基于0-1背包问题的在组合逻辑路径中加入同步时序元件形成组合逻辑段的算法。最后阐明了测试样例电路的选取原则和测试激励信号的产生规则与意义,使用三种不同类型的翻转率信号对设计进行验证,并让设计使用DSP进行实现和不使用DSP进行实现。通过对实验结果的横向和纵向比较发现,基本流水线设计尽管增加了设计中使用的资源数,但能极大的提高设计的性能并降低设计的功耗,带使能的流水线能在基本流水线的基础上进一步降低设计的功耗。