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随着电子信息技术的快速发展,高速串行总线接口技术的应用日益广泛且逐渐成为主流总线接口技术。高速串行总线的大量应用使得人们对高速串行信号的测试需求也随之增长,测试要求也更为严格,只有具有高采样率、高带宽和高存储深度的测试仪器才满足这些要求,在电子信息领域,用途最多的测试仪器是数字示波器。高端示波器具备高速串行协议触发及解码功能已经不可或缺,国内示波器由于采样率和带宽限制,一直无法解码高速串行协议。为此,本设计基于高清晰数字示波器平台,重点研究了示波器中的高速串行协议触发及解码功能,在已有平台的基础上提出了高速串行协议分析解码功能的硬件方案,并在FPGA中设计并实现了PCIe1.0、SATA1.0高速串行协议的实时解码及触发功能。该方案兼容性好:此方案兼容示波器原有的低速协议解码功能,可扩展性强:可以利用此方案解码更多高速串行总线协议。在高速串行协议触发与解码方面达到国内领先水平。本文研究的主要内容如下:1、高速串行总线协议编码规范及数据传输方式研究:本文主要研究了PCIe1.0和SATA1.0两种高速串行协议的编码规范和数据传输方式,针对不同的协议设计合理的解码方案。2、高速串行总线协议编解码算法原理及实现方法研究:PCIe1.0和SATA1.0两种高速串行总线协议的编码和解码方式不同,对两种总线协议的编码和解码算法分别进行研究,最终通过高效快速的算法实现编解码。协议编解码涉及的算法包括协议数据加/解扰算法、并行32bit/16bit CRC校验算法、8B/10B编解码算法、抽点算法、搜索采样边沿算法和帧起始匹配算法。3、高速串行协议触发及解码模块设计:模块划分为协议处理、协议分析、协议解码、协议触发和协议显示几个部分。协议处理模块负责将采样数据经过边沿搜索、抽点、帧头匹配、8B/10B解码、解扰等模块处理后还原为原始协议数据。协议分析模块根据帧结构将原始协议数据分段存储,然后计算CRC的值,最后将数据和CRC校验结果送入协议触发及协议解码模块。触发模块根据用户设置的触发条件产生触发信号。协议解码模块将解码数据、触发标志、数据类型和起始时间等信息打包发送给工控机。工控机作为协议显示模块将协议数据包和协议波形显示在屏幕上完成一次解码。经过对本文设计的高速串行协议触发及解码功能的测试验证,测试结果表明,该功能能够得出正确解码结果,能实现实时解码及触发,能实现深存储模式下协议解码功能,整个高速串行协议触发及解码功能正确实现。