高速缓存是高性能处理器中提高访存速度的重要技术,其对处理器性能的影响至关重要。本论文主要针对基于包容式高速缓存结构的多核处理器中,多核共享的最下级缓存不清楚其上层缓存的使用情况而导致下级缓存将上级的常用数据无效掉的问题,提出一种感应上级的最近最少使用(LRU,Least Recently Used)替换策略,将上级高速缓存(Cache)的局部性信息发送给下级Cache,下级Cache在数据替换的时候,结合上级Cache和本级Cache综合的局部性信息进行替换,避免上述错误的无效掉上级Cache常用数据的情况。从而提高处理器执行效率和整体性能。在上述理论基础上,以GEM5处理器模拟器为设计与测试平台,修改缓存模型中最外层高速缓存(LLC,Last Level Cache)的替换策略的代码。具体方法主要为,在共享的LLC上加入upperAccess标志位,以upperAccess标志位的状态为上级Cache数据使用情况的判断依据,在LLC需要做出替换决定时优化LLC高速缓存行(Cacheline)的替换顺序,尽量避免上层缓存的常用数据被替换掉,从而完成感应上级的LRU替换策略的加入,并以此减少二级缓存(L2 Cache)和更上级Cache出现包含式受害者(Inlusuve Victim)现象的次数。在加入感应上级的LRU替换策略的模拟器模型中运行SPEC CPU2006测试集进行验证。以L2和L3 Cache的每千条指令的未命中数据(MPKI,Miss per Kilo Instruction)和每周期指令数(IPC,Instructions per cycle)数据为切入点,对比优化前后的缓存替换策略对系统整体性能的影响。对比多个测试项目的结果,优化后单核测试下的IPC平均提升1.35%,L2 Cache的MPKI平均降低1.5%。优化后多核测试的IPC数据平均提升3.83%,L3 cache的MPKI平均降低5.0%。验证了感应上级的LRU替换策略对解决Inclusive Victim问题有所帮助,并提高了Cache模型的整体性能。