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随着科技的发展,信号的处理也越来越趋向于数字化,但现实世界的信号却是连续的模拟信号。作为模拟信号与数字信号的重要桥梁,模数转换器(Analog-to-Digital Converter,ADC)是一类十分重要的电路模块。其中,逐次逼近型模数转换器(Success Approximation Register ADC,SAR ADC)由于其功耗低,拥有中等的分辨率而受到了广泛的关注。电容失配是影响SAR ADC性能的关键因素之一。对于10位以上的SAR ADC,电容失配的存在使得ADC的精度很难再进一步提高。同时,为了进一步提高速度,电容阵列的尺寸也需要相应减小,而这使得电容失配的问题更加显著。本文基于CMOS 40nm工艺,设计了一种基于比较器亚稳态进行电容失配校准的12-bit SAR ADC并完成了版图设计进行了后仿真。比较器亚稳态描述的是比较器速度非常慢以至于在长时间内无法给出结果的状态,该状态下的比较器输入电压十分接近。该校准算法利用这个特点,将比较器亚稳态作为一种标志并且求得了在没有电容失配时的理想码字,通过比较ADC实际输出码字与理想码字,得到了该位电容失配引入的误差,从而完成校准。为了避免亚稳态带来的长时间无比较结果,当比较器出现亚稳态时,伪随机码会代替比较器的输出。除此之外,为了避免伪随机码注入带来的误判,ADC的电容阵列中添加了冗余位。冗余位起到了容错的作用,可以纠正伪随机码注入带来的误判。除此之外,在本文中,冗余位仅参与数模转换器的量化过程而没有参与采样过程,从而产生了冗余码字空间,用于容纳失调电压。本文做到了ADC的整体实现与后仿真,并且验证了电容失配校准效果。经过电容失配校准,ADC的SNDR与ENOB分别提高了9.15dB和1.52-bit,有效位数相较于校准前的10.19-bit达到了11.71-bit。在后仿真中,tt工艺角下,ADC在130MHz的采样率下达到了11.77-bit,FoM为38.45fJ/conversion-step。即使加入噪声,在后仿真下ADC也能达到11.50-bit。通过改变输入信号的频率,可以验证即使在输入信号接近奈奎斯特频率的时候,ADC的性能也有很好的表现,其有效位数达到了11.73-bit。