安全芯片作为信息系统的组成部分之一,广泛应用于金融、军事、银行等领域,与我们的生活息息相关,确保数据在传输过程中的安全至关重要。而且随着计算机技术的快速发展,中央处理器CPU与主存储器之间的速度“存储墙”问题愈加严重,严重影响了微处理器的性能,高速缓存Cache技术是为了解决这一速度匹配失衡问题而采用的一项关键技术。在安全SOC芯片中,CPU对主存的访问一方面需要Cache确保高效率数据读取,另一方面需要数据在传输过程中的安全防护。课题研究与设计的Cache核基于一款安全SOC芯片。从安全芯片结构入手,结合Cache设计原理与安全数据的Cache存取,实现了Cache核功能可配置、普通数据与安全数据不同读取策略、DMA模式的数据高效搬运设计以及双总线模式下的数据安全窃取等。论文首先对Cache技术的发展历史及研究现状进行综述,详尽研究了Cache技术原理,推导主存访问效率公式。依据主存访问效率公式,明确Cache可优化方法,同时说明研究使用的IC设计方法与流程。本文根据实际应用,设计Cache核容量为64KB,数据行大小选择与安全AES算法模块接口对接的128bits和4路组相连映射机制完成地址映射,完成了Cache核的模块划分与子模块设计、数据传输流程和Cache核状态机设计。同时结合Cache与Buffer,增加一数据读取行LRB便于快速连续顺序读取和减小对Cache数据存储器连续访问造成的功耗损失,增加一数据填充行LFB用于加密数据块的拼接,分别增加四个LRU替换策略的写数据缓冲STB和脏数据驱逐缓冲EB,解决安全数据读写与主存更新时的Cache竞争问题,可有效提高Cache的数据读取效率。针对DMA模式下数据搬运造成的Cache数据冲刷,从而造成命中率低的情况,对DMA模式下的数据设计直通功能,防止Cache数据被替换。安全SOC芯片Cache为多主机提供数据,由于存在安全数据的加解密,其中一主机发生缺失时将占据Cache大量时间周期,在此期间Cache暂无数据交互且无法为另一主机进行数据读取。为实现双主机下的数据高效读取,设计Cache数据的安全窃取。此外根据Cache核的数据结构,研究安全算法,优化基于Cache的高速AES解密算法模块与CRC实时校验模块的算法硬件电路,实现优化安全算法的电路设计。课题采用自下而上的设计方法,使用硬件描述语言HDL编写完成Cache核的RTL功能代码。最后对设计实现的Cache核在模块级和系统级实现了仿真验证和测试,重点仿真验证安全算法模块与Cache模块之间的数据交互,以及Cache在开启安全算法时的主存访存效率测试。通过针对性的验证测例,验证Cache的分配、替换、窃取等主体Cache行为以及相关主存地址的读写访问正确性。通过系统级测试验证Cache核在系统仿真下的访存正确性,从而保证Cache核的设计正确性。从验证结果表明了Cache核达到了设计的功能需求,测试结果说明了所设计Cache核达到了设计目标。此外还对Cache核进行了DC综合,经过反复验证测试,基于安全SOC的Cache核的性能满足设计需求。