实现插补和位控同周期,可以解决高速数控加工中存在的两级插补问题,而目前数控系统与伺服系统之间的数据传输速率难以满足要求。在现有的实时工业以太网技术中,EtherCAT协议由于采用了“集总帧”技术和从站“动态读写”机制,可获得较低的数据传输延迟,但其没有针对主站的通信延迟进行优化,因此所实现的最小通信周期难以达到伺服位控周期的级别,在已有的研究中暂未提出较为有效的解决办法。为此,本文拟采用模块化设计方法和软硬件协同设计方法在ARM+FPGA异构双核处理平台上构建一种双通道主站。在保留通用架构主站原有的通信通道和通信方式的情况下,利用FPGA建立一条旁路实时通信通道和一个周期通信协处理器来专门负责周期通信,从而缩短EtherCAT通信周期。主要研究内容如下:首先,建立通用架构EtherCAT通信系统的网络模型,分析主站和从站在数据传输过程中各个环节的时间关系。以五轴数控系统为应用对象,通过参考文献已有的研究结论来选取各个时间变量的典型值并代入时间关系中,估算出各个环节时间占总通信时间的比重,在此基础上分析了通用架构主站的不足,提出了面向高速数控系统的主站设计所需解决的问题和拟采用的方法。其次,基于ARM+FPGA异构双核处理平台,采用软硬件协同设计法和模块化设计法进行主站的整体架构设计。将过程数据镜像从内存迁移到FPGA BRAM;将周期通信功能从EtherCAT数据链路子层中分离出来,采用FPGA逻辑电路来实现,使用旁路实时通信通道来收发报文,采用报文框架预置+过程数据填充/提取的方式处理周期通信报文,并行执行周期通信报文的组装与发送,取消通用以太网数据链路子层的FIFO,最终建立了周期通信延迟小、抖动低的异构双核双通道主站架构。以五轴数控系统为应用对象,估算出双通道主站的理论周期通信时间为25.54μs,在理论层面验证了双通道主站的可行性。再次,根据整体架构方案设计出双通道主站的硬件电路板卡,并在此基础上进行FPGA逻辑设计。实现FPGA与ARM的交互功能,采用时间段通信管理机制实现标准通道和旁路通道的调度,实现报文框架拷贝、过程数据填充和提取功能,在以太网数据链路子层实现无FIFO的报文收发功能,实现并行执行周期通信报文的组装和发送。基于双通道主站的硬件平台移植开源主站协议栈软件,设计协议栈与FPGA之间的驱动程序,从而建立功能完整的双通道主站。最后,本文搭建了双通道主站测试平台,通过实验求出周期通信时间的实际值与估算值之间的相对误差为4.2%,利用该相对误差对应用于五轴数控系统的双通道主站的周期通信时间估算值进行补偿,补偿后的周期通信时间达到26.61μs,能满足数控系统与伺服系统实现插补位控同周期目标的实时性要求。