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基于硅通孔(Through Silicon Vias, TSV)的三维集成技术是集成电路发展的重要方向,该技术在缩短互连线长度、降低功耗、减少面积开销以及异构集成等方面具有巨大优势。但同时三维集成电路(Three-Dimensional Integrated Circuit,3D IC)也存在着散热困难、成品率低和测试访问困难等挑战。针对测试访问困难的问题,本文主要研究如何以内建自测试(Built-in Self-Test, BIST)和外建自测试(Built-off Self-Test, BOST)方式完成3D芯片测试。本文所做的主要工作如下：(1)针对3D BIST中的面积开销过大问题,提出了一种基于线性反馈移位寄存器(Linear Feedback Shift Register, LFSR)可重配置的3D BIST结构,对绑定前、绑定中和绑定后的测试结构协同设计,使得绑定前的测试资源在绑定中和绑定后能够复用,极大地减少了绑定中和绑定后的面积开销。在设计中,通过对测试数据进行两维相容合并操作,降低了测试时间,减少了测试数据存储量。为了进一步减少测试开销,对所提出的结构做了进一步改进,给出了基于变长种子的三维测试结构。实验结果表明与非重构的3D BIST测试结构相比,可重构方案能在相同的故障覆盖率下有效地减少面积开销和测试数据量,缩短了测试时间,从而降低了测试成本。(2)提出了一种基于位置信息编码的测试数据压缩方案,并分别给出了该方案在2D和3D芯片测试中的解压缩结构。对位置信息编码的测试是一种基于测试资源划分的方法。方案的主要思想,是通过对上一个测试响应的部分位进行翻转来生成下一个测试激励,因此通过保存翻转位的位置信息编码即可保存测试激励。为了使翻转的位最少,从而使得编码最短,本文在进行位置信息编码之前先根据Floyd-Warshall排序算法找出一条翻转位最少的近似最优解。实验结果表明本方案可以实现较高的测试数据压缩率。