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网络处理器㈩etwork Processor，简称NP)作为推动下一代网络发展的一项核心技术，正越来越受到集成电路产业界的关注，国内外的许多公司和研究机构纷纷投入力量展开相关研究。网络处理器是在结合了ASIC的高性能和通用CPU可编程性两方面的长处后提出的一种全新的基于网络协议处理的RISC处理器，其指令集专门面向网络协议处理而优化设计，具备可编程特性和线速处理能力，是下一代网络主干设备如交换机、路由器中的核心部件。 网络处理器中负责对输入分组进行分析处理的主要单元电路是分组转换引擎(Packet Transform Engine，PTE)，其中的关键模块是执行分组分类(Packet Classification)操作的协议引擎(Policy Engine)，分组的目的是为不同业务类型的数据流提供不同的处理方式。 本论文对网络处理器及其PTE进行了研究，工作重点是网络处理器体系结构的设计与高速协议引擎原型系统的设计研究，属预研性课题。 论文开展的研究与设计工作主要包括： 1．对网络处理器体系结构进行了较全面研究，以此为基础提出了我们的设计需求，自主设计了一种以nP3400为参考模型的网络处理器原型系统。 2．对各个层次的网络分组进行分类是网络处理流程的重要环节，论文分别从软件和硬件两个角度分析研究了IP分组分类的各种实现方案。其中采用FPGA作为实现和验证手段，在相应的IP库支持下设计开发的以内容可寻址存储器(Content Addressable Memory，CAM)为核心处理单元的硬件协处理器是高速协议引擎的较理想方案，也是本论文的研究重点。 3．采用FPGA芯片设计开发了基于CAM的协议引擎原型，仿真、综合后的结果表明它能满足OC-48同步光网络对输入分组进行快速分类的要求。 4．深入研究了协议引擎在网络处理器总体结构中的应用问题。