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FPGA芯片由可编程逻辑单元、可编程的互连资源以及可编程的IO组成,其中可编程逻辑单元是FPGA芯片整个硬件系统的核心,通过对它的配置来实现所有的组合逻辑电路和绝大多数的时序逻辑电路,因此对可编程逻辑单元设计是实现FPGA硬件设计的核心。本文围绕基于SRAM基于LUT的可编程逻辑单元进行了高性能设计的研究,包括两个方面:一种是基于速度性能指标的电路优化,另一种基于动态可重构、可进化、低功耗等新应用领域的电路优化。针对提高速度性能参数的优化,主要是通过对具体电路模块如LUT的时序电路、时序控制电路以及触发器电路等的优化,相比同等工艺下Xilinx的VirtexⅡ芯片,虽然组合逻辑电路的性能仍不如VirtexⅡ芯片,但时序单元部分的延时参数得到了优化。针对FPGA新应用领域的优化,主要通过使用CLB-SLICE-LUT层次化逻辑单元-互连资源的结构,并在此基础上加强了SLICE之间资源复用和资源共享,增加了SOP功能和其扩展可以更有效的实现多输入逻辑,为适应FPGA可进化的应用提供了便利;加入抓捕与写回电路,用硬件方法实现FPGA在动态配置时的状态转换,相比Xilinx公司Virtex系列芯片的软件实现方法,在动态重配置上的效率得到了较大幅度的提高;通过对包括上电系统的低功耗设计、时钟关断系统、使用高阈值的低功耗器件、改进型的电平恢复器以及反馈型脉冲发生器等电路的设计实现,实现了芯片结构级和电路级的低功耗设计优化。本文自主开发的FDP2009-2芯片,采用SMIC 0.13um Logic 1P8M Salicide1.2V/3.3V工艺,通过全定制电路设计方法对芯片进行版图实现,芯片面积4.5×6.2mm。其中共包含128个CLB单元,每个CLB的版图面积为0.18×0.08mm。