随着半导体工艺的不断进步,数字集成电路的优势越来越重要。在无线通信领域,全数字锁相环作为模拟电荷泵锁相环的替代方案成为了学术界和工业界研究的热点。时间数字转换器的主要功能为测量时间间隔,可以将时间信号转换为数字信号,因而常作为相位检测器应用于全数字锁相环系统中,为实现全数字锁相环提供了可能性。同时,随着微处理器、片上系统速度性能的不断提升,高速时钟频率抖动校正、时钟脉冲歪斜恢复面临挑战,由此对高精度时间量化提出了更高要求。因此,时间数字转换器的研究具有重要意义。本文采用SMIC 28nm CMOS（Complementary Metal Oxide Semiconductor）工艺,研究设计了一款应用于超宽带（Ultra Wideband,UWB）设备中锁相环系统的时间数字转换器（Time-to-Digital Converter,TDC）,该TDC由预处理模块、全局控制模块、核心模块、解码模块和延迟校准模块组成。TDC中两条信号链采用差分对称的结构,预处理模块、全局控制模块以及延迟单元均完全对称,并用基于边沿触发的时域比较器做采样元件,从而减小了TDC的输入失调误差。本文研究时间域的量化技术,优化限制TDC精度、线性度的带内噪声与片内失配,提高TDC精度、线性度;提出了一种基于门控环形振荡器应用的全差分反相器结构,将带内噪声限制在尾电流源和有源负载,最大程度优化相位噪声,使其与TDC的精度相比可以忽略;创新性引入全差分门控环形振荡器作为TDC核心模块,采样单元数量减半的同时,降低了后端解码逻辑的设计难度;加入延迟校准模块用于对延迟单元进行校准,以此克服PVT对TDC精度以及线性度的影响。后仿真结果表明,在典型条件下,实现了4.2ps的分辨率,3.6ns的测量范围,70MHz的转换速度,小于0.9LSB的积分非线性,0.04p J/c.-s.的Fo M以及在-40～125℃,±10%电源电压变化下,小于10%的TDC增益变化,芯片核心电路面积为0.0049mm~2。本文设计的时间数字转换器满足设计指标要求,可以应用于基于超宽带无线通信技术的锁相环系统中。