随着近年来超大规模集成电路的迅速发展,对设计者提出了更高的挑战。采用硬件描述语言与高层次综合进行芯片设计已势在必行。高层次综合也叫行为级综合,其基本任务是完成数字系统行为描述到寄存器传输级(RTL)描述的转换。高层次综合技术可以使得设计者可以在更高的层次进行设计,自顶而下地跨越各个层次完成整个设计,从而有效地提高数字设计能力,缩短设计周期。高层次综合工具的研究也倍受关注,最著名的就是Synopsys公司的行为综合工具BC。 本文是关于IEEE 1076子集的VHDL语言编译系统的设计与技术研究。 VHDL编译系统是VHDL高层次综合系统的前端,它接受VHDL语言源描述,并生成一种中间格式以供后面的综合或模拟系统使用。本系统在Windows环境下开发,使用Parser Generator2.0中的ALEX、AYACC以及C语言来完成词法分析模块、语法分析模块的自动生成,这样的优点是加快了开发速度,同时也便于系统的维护和移植。 本文提取了一个用于本编译系统的可综合VHDL语言子集,吸收了行为描述中基本和常用的语句结构,而去除了一些鲜能用到的语法,这样缩小了编译系统的体积和并提高了编译效率。在深入研究词法规则的基础上,本文提出VHDL语言词法元素的分类表示方法;同时采用了一系列的预处理和减小单词型样规模等技术有效地降低了词法分析器的规模,提高了编译速度;在词法分析器的实现中,完成了对语法结构的翻译,特别地,对表达式的翻译问题和常见的一些歧义语法进行了深入的研究,并提出了解决方案;使用哈希技术对符号表进行统一管理,并通过建立一个动态堆栈来维护层次信息;最后,本文通过遍历