功率半导体器件是一类可用于电能处理的半导体器件,具有高灵活性和高效率的特点。随着电能在人类生产生活中的应用越来越广泛,对电能进行高效的管理开始为人们所重视,这意味着需要更高性能的功率器件。但高耐压VB与低比导通电阻Ron,sp不可兼得,这二者之间的折衷关系限制了功率器件性能的进一步提升,因此多种优化设计被相继提出,来缓解它们之间的矛盾。其中,最具代表性的为结型耐压层,它通过实现均匀电场,提高器件耐压;引入新的耗尽机制,允许漂移区高掺杂从而降低比导通电阻,打破了传统阻型耐压层中“硅极限”关系。沿袭这种设计理念,本文提出新型MIS（Metal Insulator Semiconductor）耐压层,并将其成功地应用于LDMOS（Lateral Double-diffused Metal Oxide Semiconductor Field Effect Transistor）器件中。本课题的主要内容与成果如下:（1）提出新型MIS耐压层并建立解析模型。几何结构上,耐压层中引入了周期性排布的由表面贯穿入体内的MIS结构,形成了周期性体内等势边界;物理机制上,相邻的MIS结构之间存在三维强电容耦合,使得漏端电压被均等划分,恒定的电势差ΔV降落在相邻的电极之间,由介质层和硅层共同承担,周期性的结构产生了周期性的电场。并且MIS电极上的等效电荷与耐压层中的电离电荷存在着自适应的电荷平衡,使得高掺杂下硅层也能维持较低的电场,保证了高耐压的同时降低了导通电阻。对MIS耐压层的势场分布建立模型,其解析结果与仿真结果吻合较好,并依据最优场分布判定给出了优化掺杂浓度范围的设计公式。（2）提出具有MIS耐压层的LDMOS器件。将MIS耐压层应用在横向器件LDMOS中,利用器件仿真对器件尺寸进行了优化,设计了两种结构尺寸的MIS LDMOS,并对优化浓度范围进行了验证。然后对MIS LDMOS进行了工艺流程设计和工艺仿真优化,利用深槽刻蚀氧化填充技术成功研制了体内周期性分立的MIS结构,并对器件的工艺实现和工艺参数对器件参数的影响进行了探究,制定了MIS LDMOS器件的具体流片方案。（3）提出介质终端结构。此介质终端结构由多圈环绕的MIS结构环形成,基于MIS耐压层中均等分压和介质耐压原理,在终端区域实现了均匀的电场分布,缓解了源端PN结处的高峰值电场,屏蔽了曲率效应在终端区域对耐压的影响,实现了稳定的终端耐压。仿真结果显示,此种介质终端结构几乎不受曲率效应的影响,从而可以通过缩短终端长度LT来减小终端区域的面积。实验结果表明,在设计公式的指导下,MIS LDMOS实现了击穿电压VB=669.5V,比导通电阻Ron,sp=53.3 mΩ·cm~2的器件性能,优值FOM(FOM=VB~2/Ron,sp)达到了8.41 MW/cm~2。与Triple RESURF器件相比,在相同耐压下,比导通电阻降低约37.4%;介质终端技术实现了终端长度LT小于漂移区长度Ld的终端结构,其比值kT=LT/Ld最小可达到0.714,且不会对器件耐压产生影响。与已发表的结终端技术相比,介质终端技术实现了最小的kT,也是kT小于1的唯一新型终端结构。