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随着数字信号处理技术在宽带无线通信、生物医学和现代高速测量仪器等领域的广泛应用，高速、高精度、低功耗ADC需求日益迫切。在特定的工艺条件下，单片ADC的采样速率和分辨率是一对矛盾。利用多片ADC对模拟信号分时交替采样是提高模数转换速率的有效途径，然而，由于非理想的多相时钟、各通道之间的不完全对称以及寄生效应等因素的影响，导致分时交替ADC通道间出现了诸如偏置、增益和时钟等失配，严重影响分时交替ADC的系统动态性能参数。数字校准技术成为提升分时交替ADC系统动态性能参数的关键技术和研究热点。本论文主要包括四个方面的工作。首先，研究分时交替ADC的工作原理并在此基础上建立分时交替ADC的等效误差模型，详细分析和仿真偏置失配、增益失配和时钟失配对分时交替ADC系统的影响。它们是研究数字校准算法和设计分时交替ADC系统的前提。其次，从时钟失配估计和校正两个方面着手，研究分时交替ADC时钟失配校准算法。为了获取通道间的时钟失配误差，研究了基于测试信号的静态估计算法和基于盲自适应信号处理的动态估计算法；为了校正通道间的时钟失配，研究了基于微分乘法器级联结构的时钟失配校正算法，并对该结构进行改进，以适应实时性较高的应用场景。接着，在校准算法研究的基础上，本文基于FPGA实现了四通道12比特400MSPS分时交替ADC系统的数字校准电路。对设计中的FFT模块、IFFT模块、CORDIC模块和微分器模块进行了精心的设计优化，从而使时钟失配误差得到了很好的校正。仿真表明，在输入140.1MHz正弦信号下，经校准后，分时交替ADC系统的有效精度大于11比特，无杂散动态范围提高47.46dB。最后，为了验证数字后校准技术的有效性。本文设计并实现了四通道12比特400MSPS的分时交替ADC硬件系统，该系统由四片12比特105MSPS的AD9233构成。实验测试表明，数字校准后，该硬件系统的有效精度平均提高了约3.7比特，无杂散动态范围平均提高了约23dB。