高速串行连接作为现代数据通信的使能技术，其研究对实现高性能数据通信系统有着重要的理论意义和实用价值，也始终是国内外学术界及工业界的研究热点。在高速串行连接中，数据的准确发送和接收都有赖于同步时钟信号的精确控制。然而，随着数据速率的日益提高，每比特信息的周期越来越短，数据越来越密集，高速串行收发器必须有很高的时间分辨率才能保证足够低的通信误码率，这就对收发器中的同步时钟生成电路——锁相环的设计提出了更高的要求。　　与传统的电荷泵锁相环相比，数字锁相环避免了模拟电路中的众多非理想效应，且与先进CMOS工艺的兼容性更好，功耗及面积也更小，更重要的是，数字锁相环对外界噪声及PVT的变化不敏感，这对于提升系统的可靠性及鲁棒性十分有利，因而被广泛应用于通信电路、微处理器、频率综合及时钟产生等领域。虽然数字锁相环具有诸多优势，但其设计也面临着一些问题和挑战。具体来说，在高速串行收发器系统中，数字锁相环的性能主要受到三个因素的限制:(1)对电源噪声较为敏感;(2)振荡器调频精度较低;(3)环形振荡器的相位噪声较大。　　针对上述第一个问题，本文提出了一种基于数控稳流器的新型电源噪声抑制技术。与传统的稳压器相比，该技术能够更加有效地降低电源电压波动对数字锁相环输出频率的影响，并分别实现了0.0006％-fOUT/1％-VDD的静态电源敏感度和0.0014％-fOUT/1％-VDD的动态电源敏感度。　　针对第二个问题，本文提出了一种用于数控环形振荡器的新型多点调频技术。该技术通过将数控环形振荡器的控制电压从高增益的供电电压节点转移至多个低增益的输出负载节点，使数控环形振荡器实现了55kHz/LSB的调频精度，将数字锁相环的频率分辨率提高了至少7倍。　　对于第三个问题，为了抑制更大频带范围内的环形振荡器的相位噪声，本文中的数字锁相环采用了较高的环路带宽，并在数字环路滤波器的比例通路中使用异步逻辑电路以提高环路对时钟抖动的反馈响应速度。