存储器是数字系统中的关键部件之一,存储器的性能高低直接影响数字系统的性能优劣,但是处理器的访问指令又不能直接被存储器所识别,只能通过内存控制器来实现对内存的控制管理,因此内存控制器性能的好坏直接影响内存性能的发挥和整个数字系统性能的提升。DDR3 SDRAM作为当今主流的存储器,具有工作电压低、功耗小、速度快和容量大的特点,已经广泛的应用在各个领域,极大的满足了系统存储的需要。论文在研究了国内外研究现状之后,首先对DDR3 SDRAM的工作原理和技术特点进行了分析,为设计DDR3控制器打下理论基础,然后参考Xilinx公司基于Virtex6系列FPGA芯片的DDR3控制器解决方案,设计出了DDR3控制器IP核的整体架构。采用自上而下的设计思想,将控制器从整体上分成逻辑控制部分和物理接口部分,逻辑控制部分又可分为用户接口模块、初始化模块、Bank管理模块等模块,物理接口部分又可分为时钟复位管理模块、地址命令通路模块等模块,对这些子模块进行介绍并且用Verilog HDL语言实现。在完成控制器IP核的设计之后,首先使用Verilog HDL语言生成测试平台,然后在ISE Design Suite 14.2和ISim软件中对控制器IP核进行仿真,最后给出几个关键操作的RTL级仿真结果,并对仿真结果进行分析。本文设计的DDR3控制器IP核具有以下特点:(1)支持Unbuffer ECC或者Non-ECC的内存模组,支持的最高内存容量为8GB,(2)具有内存模组自动识别功能,无需重新进行参数配置,(3)支持的最高数据频率是800MHz,内存带宽为6.4GB/S,(4)该控制器适用于嵌入式系统,灵活性好,可移植性强。