论文部分内容阅读
随着数字电子技术和集成电路设计制造技术的飞速发展,数字信号处理已广泛应用于雷达、通信、图像处理和多媒体等领域中。离散傅立叶变换(DFT)作为数字信号处理中的基本运算,发挥着重要作用。特别是快速傅立叶变换(FFT)算法的提出,使离散傅立叶变换的运算量减小了几个数量级,使得数字信号处理的实现和应用变得更加容易。快速傅里叶变换(FFT)及其实现已成为现代数字信号处理的核心技术之一,因此对FFT算法及其实现方法的研究具有很强的理论和现实意义。本文主要探讨FFT处理器的ASIC的实现。首先详细阐述了数字信号处理理论中快速傅立叶变换的理论基础,根据各种不同基算法的运算量和控制复杂度,选定按时间抽取的基4算法实现芯片设计。在此基础上,结合蝶形运算流图讨论了FFT处理器的几种不同的硬件结构:顺序结构、流水结构、并行结构、阵列结构,综合系统性能和硬件资源选取了顺序处理双RAM结构实现。在电路结构方面,采用CORDIC算法设计实现了蝶形运算单元中的旋转因子乘法器,并使用CSD编码和Wallace Tree加法器实现了CORDIC单元中的常系数乘法器,从而减小关键路径延时,提高了蝶形运算单元的速度,降低了运算复杂度。同时结合基4 FFT运算特点和蝶形运算流图设计了FFT运算中的RAM地址发生器、ROM地址发生器设计和控制逻辑。本设计采用Synopsys推荐的ASIC设计流程,使用业界最先进的IC设计工具完成算法验证、RTL编码、功能仿真、逻辑综合、静态时序分析、自动布局布线、版图物理验证、寄生参数提取和后仿真,后仿真结果表明电路达到了高速高性能的设计要求。基于0.18μmCMOS工艺,本文设计了一款1024点复数的专用FFT芯片,设计完成的芯片已使用中芯国际工艺线流片,提交流片的芯片版图尺寸是2.65×2.62mm~2,电路规模约18.5万门(等效与非门,相当于74万只晶体管)。使用本芯片完成1024点复数FFT运算需要5127个时钟周期。在200MHz的时钟频率下,完成一组数据FFT运算只需25.6μs,电路总功耗384.5mW。相比通用DSP和FPGA实现在性能和功耗方面均具有明显的优势。根据Matlab对后仿真结果的分析,使用该芯片运算得到的FFT运算结果信噪比可以达到50dB以上。