随着计算机技术、信息技术、网络技术的不断发展以及智能化产品的深入应用，信息安全越来越受到人们的重视。自从AES被美国国家标准技术研究所确定为新一代的数据加密标准以来，AES算法的研究和实现一直是国内外关注的热点，这预示着AES在今后很长的一段时间内将会在信息安全领域扮演着重要的角色并得到广泛应用。AES算法可在不同的软硬件平台上实现，由于FPGA具有可重配置硬件资源、可并行操作等优点，因此使用FPGA实现AES算法具有很好的优越性。本文在充分研究AES算法的基础上，基于FPGA设计并实现了适合嵌入式系统应用的AES算法。本文首先介绍了AES算法的工作模式、实现方式、数学基础、结构、原理以及加、解密流程。其次，在确定整体实现方案和关键技术后，给出整体框图，之后进行各个模块的设计。为了尽可能减少芯片面积，采用资源共享的方法设计加、解密模块，即使用各个相同函数实现加、解密的各个对应变换操作；采用组合逻辑电路的方法设计S盒，取代了通用的查找表法。为了提高加、解密速度，使用16个S盒变换函数对字节替换进行并行操作，使用4个列变换函数对列混合变换进行并行操作；将密钥扩展独立于加、解密操作之前完成，并使用块RAM保存轮密钥。为了适应嵌入式系统32位数据总线宽度的应用需要，在输入、输出接口模块上分别采用了4个32位的寄存器对128位数据进行了并行输入、并行输出的设计。然后，采用硬件描述语言Verilog HDL编写代码并进行综合、仿真和验证，详细给出了加、解密各主要变换过程的仿真波形图。最后，该AES算法下载到FPGA开发板上，将其作为ARM嵌入式系统的一个IP核模块，采用Keil C语言编写代码并在自制的ARM开发板上进行了应用测试。仿真和应用测试结果表明，本文设计的AES算法具有占用资源少、速度较快、成本低等特点，在性价比上具有较大的优势，很适合应用于嵌入式系统中。