半导体集成电路工业的发展，得益于其核心硅基MOS器件的持续按比例缩小。然而，器件进入纳米尺度后面临许多挑战，常规的平面体硅器件通过优化已很难满足电路性能要求，因此，新器件结构和新材料的提出成为重要的研究方向和解决方法。其中，新型多栅结构器件，特别是FinFET和硅纳米线围栅器件（SNWT），是非常有潜力应用于roadmap末端的器件结构。　　 然而，在多栅MOS器件的产业化之前，有很多问题有待研究或解决。尤其是SNWT器件的研究目前仍处于起步阶段，还未有相关的系统研究和较深入的物理分析。所以，本论文基于新型多栅结构，对纳米尺度MOS器件进行了一系列研究：首先从新器件结构角度，提出并制备了一种新型BOI FinFET双栅器件；然后重点研究了硅纳米线围栅器件（SNWT），针对其实际应用中的关键性瓶颈问题，做了系统的研究和相关物理分析；最后进一步结合新材料方法，初步研究了基于高迁移率InGaAs沟道的FinFET多栅器件。　　 为了改善SOI工艺的高成本和散热问题，首次提出并成功制备了一种新型BOI FinFET双栅器件，解决了在体硅工艺平台上简便设计和集成FinFET器件的问题。该新结构把体硅与SOI FinFET的优点结合在一起，通过在硅Fin沟道的底部引入局域氧化层，有效地抑制了Fin沟道下方的源漏泄漏电流通道，可以得到与SOI FinFET器件可相比拟的良好电学特性，同时降低了成本、改善了散热，并能保持低的源漏串联电阻。实验制备出栅长100nm的BOI FinFET双栅器件，性能优异，表明该新型BOI FinFET器件具有良好的发展前景。　　 通过三维器件模拟，首次研究了SNWT器件的模拟/射频特性及其优化，为射频电路集成在全硅纳米线系统芯片的潜力做了初步探讨。结果表明，SNWT具有优越的本征射频特性，适合于低功耗模拟/射频电路应用，但需对其栅寄生电容和源漏扩展区的寄生电阻做一定的折中，并基于此对SDE区掺杂做了优化。　　 通过实验，系统研究了SNWT的几个关键性的瓶颈问题，包括其载流子输运行为、器件可靠性和抗涨落性等，并进行了相关物理分析，为SNWT器件未来迈向实用奠定基础。　　 首次实验表征了SNWT的载流子输运特性。考虑到源端寄生电阻的温度敏感性，提出了一种修正的表征方法以提取和分析SNWT的准弹道输运特性。结果表明，得益于其准一维围栅结构，亚40nm的SNWT可以在室温下达到准弹道输运，并且其弹道率高于其他器件结构。同时实验研究了弹道效应对SNWT表象迁移率的影响，并首次用流散射矩阵理论进行了分析讨论。　　 首次通过实验研究了体硅SNWT的自热效应对其输运特性的影响。结果表明，即使将SNWT制备在体硅衬底上，由于其准一维热输运和在围栅结构中增强的声子-边界散射，其自热效应与SOI器件可相比拟甚至略差。因此，虽然SNWT特有的结构对准弹道的电输运有利，但对热效应有负面影响，对于未来基于SNWT的电路需要进行特别的热优化设计。　　 首次实验研究了SNWT中热载流子注入（HCI）效应和负偏压温度不稳定性（NBTI）的可靠性。发现HCI应力条件偏离常规平面管器件，但其不是制约SNWT可靠性的主要因素。而NBTI比较明显，其本征特性呈现出快速退化和快速饱和等新现象，并对此做了深入分析。研究了短沟SNWT中出现NBTI引入的额外涨落现象，并提出了一种抑制NBTI涨落以表征小尺寸SNWT的NBTI可靠性的实验方法。此外，还研究了不同恢复电压对其NBTI恢复特性的影响。　　 通过实验研究了SNWT的抗涨落特性（variability）。对于制备SNWT的关键技术，即自限制氧化（self-limiting oxidation）工艺，首次考察了其对纳米线沟道的线边缘/宽度粗糙度（LER/LWR）涨落的影响。提出了一种改进的LER/LWR提取方法，用以区分纳米线LWR的两种涨落成分的不同性质。研究了不同氧化温度、硅纳米线沟道晶向、以及不同的纳米线图形定义方法对硅纳米线LWR特性的影响。并全面提取和分析了主要涨落源成分对SNWT参数波动的影响范围，为SNWT的抗涨落设计提供了指导性研究。　　 为进一步提升多栅MOS器件的开态电流，首次实验制备了基于高迁移率InGaAs沟道的：FinFET三栅器件，这同时也有效地改善了由于InGaAs材料性质导致其平面器件短沟特性的严重退化。另外，为解决杂质激活率低造成源漏电阻大的问题，InGaAs多栅器件可以进一步结合新型肖特基源漏结构，对其关键技术，即InGaAs表面肖特基势垒的调控，做了初步研究。　　 通过以上研究，本论文为多栅MOS器件迈向未来的实际应用奠定了基础。