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随着超大规模集成电路(Very Large Scale Integrated circuites,VLSI)设计和制造技术地迅速发展,电路尺寸日益减小,复杂程度愈来愈高,VLSI测试成为迫切需要解决的问题,而可测性设计(Design For Testability,DFT)成为解决当前VLSI测试问题的主要手段,内建自测试(Built-In Self-Test,BIST)以其较高的故障故障覆盖率和能完成自测试的优点成为一种广泛应用的 DFT技术。近年来,边界扫描(Boundary Scan,BS)和内建自测试相结合的测试技术也成为测试领域研究的焦点。 本文首先针对 VLSI测试所面临的困难,依据电路分块测试的思想,研究分析了数字集成电路的分块方法和分块电路的测试方法。在此基础上,根据内建自测试(Built-In Self-Test)可层次化设计的特点,提出对底层的VLSI子块进行内建自测试设计的方案,实现了VLSI_BIST(Built-In Self-Test)子块中各模块的功能仿真。最后基于边界扫描 IEEE1149.1标准设计了 VLSI子块级 BIST测试架构,即JTAG_BIST架构,完成了JTAG_BIST测试接口设计和VLSI_BIST子块关键技术的设计,并进行功能仿真验证,最终实现了上层测试系统通过 JTAG_BIST测试接口控制下层VLSI_BIST子块进行自测试。本文的主要工作和创新点是提出VLSI子块的内建自测试设计方案,即基于边界扫描并行链的 VLSI子块级 BIST测试架构设计及仿真验证。 验证结果表明VLSI_BIST子块能够在接收上层指令下完成自测试,而上层测试系统能够通过JTAG_BIST测试接口对下层VLSI_BSIT子块进行自测试控制。全文基于电路分块的思想,结合边界扫描和内建自测试技术,较好地完成了JTAG_BIST子块的层次化测试架构设计及仿真验证,对于VLSI测试技术的发展具有一定的意义。