随着通信技术与计算机技术的不断发展,信息化成为整个社会的发展趋势,信息安全变得尤为重要。为提高数据传输的安全性与时效性,基于FPGA实现密码算法成为了目前的研究热点。由于算法不断优化,数据处理速度要求不断提高,FPGA需要使用更多的逻辑资源来满足相应技术指标。同时为了针对不同的应用环境与更高的安全性,需要加解密系统能够采用不同的密码算法对数据进行处理,但是在同一片上实现多种算法会使逻辑资源消耗进一步增加,资源利用率与系统灵活性降低。针对上述问题,本课题对FPGA实现密码算法时存在的数据处理速度与资源消耗优化平衡问题进行研究,同时基于FPGA与ARM处理器,研究动态可重构技术的实现方法,设计动态可重构控制平台,并将控制平台与多种算法相结合,形成多算法可重构加解密系统。主要研究内容如下:首先选定3DES、AES、RSA三种密码算法作为系统搭载的核心算法,并且为了优化平衡数据处理速度与资源消耗两项技术指标,针对算法的变换步骤以及处理函数进行优化设计,降低各个步骤实现时的资源消耗,同时对算法的数据处理结构及流程进行优化,设计多种结构进行对比分析,以最适合的设计方案获得更快的数据处理速度,优化处理性能与资源利用率。其次以动态可重构技术为核心,基于ZYNQ-7000系列FPGA设计一种多密码算法可重构过程的实现方法,以ZYNQ处理系统模块、数据互联模块、重配置处理模块等多个模块构成可重构逻辑平台,设计配置状态机控制可重构配置文件的动态写入过程,在核心控制器软件程序的调控下协同工作,形成动态可重构控制平台,控制多种算法进行重新配置与功能重构。最后为了验证研究成果,将控制平台与三种算法进行整合,构建多算法可重构加解密系统,并且基于LabVIEW设计控制上位机,测试系统功能与性能指标。实验结果表明,该设计能在片上其他功能正常工作的同时,以较高的配置速度完成算法切换,在保证系统稳定的前提下,降低片上的逻辑资源消耗,提高资源利用率与系统灵活性。