近年来集成电路飞速发展,CMOS技术节点不断缩小,器件的功耗得以降低,这使得降低电路的电源电压以及功耗成为可能。在射频或微波系统中,频率合成器作为射频前端芯片的关键模块,可以产生稳定的、可编程的、低噪声的本地振荡信号供不同标准的无线收发机使用,其性能影响乃至决定着整个无线收发系统的性能。在基于锁相环(Phase-Locked-Loop,PLL)的频率合成器中,分频器又是其中非常重要的模块。为了实现更小的频率步进以及较小的系统噪声,引入小数分频器取代整数分频器。本文在介绍小数分频器的研究背景以及意义的基础上,分析并介绍了小数分频器的设计基础,包括PLL的分类、结构、实现原理和性能参数;重点阐述了小数分频器在PLL中的使用,包括实现原理、性能改善、杂散产生与校正和Sigma-Delta调制技术。基于CMOS SMIC55 nm工艺,研究和设计了基于相位内插的小数分频器。论文的主要研究内容和创新点如下:基于CMOS SMIC 55 nm工艺对基于相位内插的小数分频器进行研究与设计。在传统的小数分频器中,往往通过改变分频器的瞬时分频模,求平均得到平均的分频比从而实现精细频率分辨率。这种方法不仅在切换时会施加抖动,存在较大的量化噪声,而且还需额外增加校准电路。因此为了实现高频率分辨率,首先设计了一种高线性度、低功耗的8 bit相位内插器电路(PI),通过改变整数分频器的输入信号相位直接实现小数分频,抖动仅在整数的1/28之间施加,相对于传统方案来说,大大降低了为抖动产生的量化噪声的功率,不需要额外的校准电路,实现了更低的杂散,更高的移相精度。然后在该相位内插器的基础上,给出了小数分频器的整体架构,实现真正的小数分频。设计的相位内插器在1.2 V供电电压下,实现了频率为2.4 GHz正弦信号的相位内插,内插精度小于2 ps,输入信号幅度为20 m V时,输出信号幅度可达98 m V,具有较小的相位误差与良好的增益和线性度。与数字控制模块一起可以实现真小数分频,当输入信号频率为2.4GHz,整数分频为4,小数位为0.246时,可以实现对输入信号的3.754分频,仿真输出信号平均频率为638.96 MHz,误差0.36 MHz。