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随着新一代无线通信技术的广泛应用,通信系统对模数(A/D)转换器的要求越来越高,流水线(Pipelined)A/D转换器由于能兼顾精度和速度的要求而成为高性能ADC设计实现方案的较好选择。本论文基于0.13μm CMOS工艺库,设计了一款电源电压为1.2 V,采样速率为200MSPS,分辨率为12位的流水线A/D转换器。因为高的采样速率对前端采样保持(S/H)电路设计实现提出很高的要求,增大了实现难度,所以本设计采用了无前端S/H电路的结构。同时本设计采用低增益运算放大器,并采用16级流水线结合数字校正技术来补偿级间增益从而达到12位的精度。其中前15级流水为1.5位/级结构,最后一级为1位的flash A/D转换器。本文采用盲均衡算法(BLMS)来实现电容失配、级间增益误差和运放非线性的数字校正。本文着重于模拟电路中MDAC的设计。由于本电路无前端S/H电路,所以在第一级流水线中要对MDAC和sub-ADC进行匹配,以便两者采到同样的信号值。流水线子级采样1.5位/级结构,能有效地消除由比较器失调带来的误差。在乘法型数模转换器(MDAC)的结构选择方面,考虑到电荷重分配型结构中电容失配对输入电压和参考电压的影响相同,故采用电荷重分配型结构,这样可以减少LMS状态机中的自适应系数和降低数字校正电路的复杂度。对于采样开关,采用了具有高线性度、低导通电阻的栅压自举(bootstrap)开关,同时,为了抑制沟道电荷注入和时钟馈通所带来的误差,设计采用了底极板采样技术。对各电路进行仿真,测得运放增益为33.49 dB,单位增益带宽为5.0 GHz,相位裕度为64°;栅压自举开关在输入电压范围内的电阻在2.61Ω到2.96Ω之间变化;对整体A/D转换器进行仿真显示其有效位数为10.6448位。