基于RISC-V的RSA算法硬件加速协处理器设计

来源 :大连理工大学 | 被引量 : 0次 | 上传用户:lydiajiao
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近年来,随着信息技术的高速发展,人们的生活方式相较于之前发生了巨大的改变,比如网络支付、数字货币,区块链等应用给人们的生活提供了极大的便利。这些应用产生了大量的信息数据,与此同时数据传输量和传输频率也大大提高,保障信息数据安全的需求也在不停的增长,RSA加解密算法作为一种非对称体制公钥加解密算法,由于其具有较高的安全性,被越来越多的应用于保障信息数据的安全。由于数据量的爆增,随之而来的是信息的加解密时间也越来越长,因此对RSA加解密算法的加速具有十分重要的意义。相比于软件实现,硬件实现RSA加解密算法有着天然的速度优势,本文在对RSA算法进行了研究和分析后,对其算法进行了优化和改进,并设计实现了挂载在RISC-V指令集架构的蜂鸟E203-V2 So C平台上的RSA加解密算法专用的协处理器,利用了RISC-V指令集的高度可扩展性,自定义了多条指令来实现对协处理器的控制,实现了对RSA加解密算法的加速。论文主要做了如下工作:(1)对RSA加解密算法的基本原理进行了分析,首先针对RSA加解密算法的参数位数较大的问题,通过将两个大质数转换成四个较小的质数相乘的方法,对密钥生成时间进行了加速,其次采用R-L扫描算法和L-R扫描算法相结合,对模幂运算进行了优化,最后采用结合了模乘同余对称性改进后的蒙哥马利算法对模乘运算进行了优化。(2)采用蜂鸟E203-V2的SoC平台完成了整个RSA加密算法加速系统的设计,首先设计并封装了多条自定义指令用于调用协处理器,其次设计了整个协处理器的架构,同时配置了协处理器与RISC-V软核的接口,最后使用verilog编写了协处理器的各个模块。(3)搭建了RSA加解密算法测试环境,对RSA加解密算法加速进行了测试。测试结果表明论文基本实现了RSA加解密算法的加速,通过对比软件与硬件实现相同功能所花费的时间,在所消耗的指令上,由16806063减少至6203,在所消耗的周期上,由20362391减少至729865,加解密速度大大提升,凸显了RSA算法协处理器的速度优势。
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