近年来,随着云存储、物联网、人工智能等应用的发展,存储设备面临着高性能、低成本、高集成度的要求。另一方面,随着半导体工艺节点的不断缩小,Flash存储器存在操作速度慢,编程/擦除电压高、功耗高等缺点,这在很大程度上限制了其在创新技术领域的应用。鉴于此,业界对下一代非易失性存储器技术进行了大量的研究。阻变存储器因其简单的结构、低功耗、良好的可靠性、低制造成本和良好的CMOS兼容性等优点而备受关注,被认为是最有潜力的新型存储技术。虽然研究人员对RRAM的材料、机理和可靠性进行了很多研究,但是在实现大规模商业化量产之前,阻变存储器还面临一些挑战,如大规模制造中的器件离散型,可靠性优化,读干扰等问题。针对这些问题,我们对器件结构和编程策略进行协同设计,优化了器件可靠性,并最终在40 nm工艺平台进行了集成验证。(1)为兼容标准的CMOS逻辑制程,我们设计了基于氧化钽材料的阻变存储器。针对离散性问题,通过引入缓冲层结构,有效调节器件编程过程中氧离子的抽取和注入量。由于避免了过度编程产生的缺陷,因此器件参数的均一性得到了提高。(2)基于器件的耐久性失效行为建立失效模型。在编程过程中,器件中导电细丝的形成和断裂是瞬态过程,容易产生难以控制的氧离子。氧离子在循环中不断积累,导致器件退化。针对该失效机制,我们提出了三阶脉冲的操作方法,使细丝区域的氧离子进行分步移动,更准确控制导电细丝形成和断裂,避免了氧离子积累,将器件的耐久性提高了100倍。(3)对阻变器件的读干扰进行研究。在擦除过程中,器件中过高的能量会产生过多的氧空位缺陷。在读取过程中离子在氧空位中自发的trap/detrap行为造成阻态波动。为此,我们提出了多脉冲算法编程方案,使擦除过程中的能耗降低1.7倍,减少缺陷态的存在,进而改善器件的读干扰。基于上述优化的器件结构和编程方案,我们在UMC标准CMOS 40 nm工艺平台进行了集成验证。流片器件表现出良好的均一性和稳定性,证明上述研究成果对于阻变存储器实现产业化应用具有一定的指导意义。