LDPC(Low Density Parity Check Code,低密度校验码)码是一种具有稀疏校验矩阵的分组纠错码,其具有逼近香农限的性能、且描述和实现简单、易于进行理论分析和研究、译码简单且可实行并行操作、适合硬件实现等特点。LDPC码凭借其优异的性能、简洁的形式及良好的应用前景成为信道编解码领域的研究热点之一,在多种通信标准中被迅速推广。本文主要针对LDPC码的编码译码算法进行了研究,描述了基于准循环LDPC码编译码技术的芯片设计方案和实现方案。首先认识信道编码理论和LDPC码原理基础,以及LDPC码目前的发展现状。从LDPC码构造方法以及编译码算法开始进行了深入地探讨和研究,详细介绍了LDPC码两种构造方法和编码技术。通过对四种常见的译码算法的研究,进行了译码算法的仿真比较。因改进型最小和算法非常适合硬件实现,所以本课题的可变码长的译码算法实现以改进型最小和算法为基础。然后对LDPC编解码的性能分析及优化设计技术进行了研究,主要包括密度进化理论优化设计技术、外信息转移图分析设计技术、高斯近似分析设计技术。然后对准循环LDPC码构造技术进行了分析。充分结合随机方法与代数方法构造有效的构造LDPC码H矩阵,是本课题的准循环LDPC码构造的关键点和难点。根据准循环编码技术特点,提出了基于移位寄存器累加电路的串行/并行准循环LDPC码编码器模块的设计方案。通过对准循环LDPC码译码方法进行了分析和比较,提出译码算法设计的关键点。从考虑Log-BP译码算法更具实用、更易于本课题芯片实现角度出发,对其进行了改进。通过资源消耗情况分析,迭代次数、量化比特硬件实现折中考虑,采用并行方式实现了译码模块设计。最后为了降低接口对板级信号的要求,提高系统的可靠性,对芯片锁相环的设计进行了着重研究。为广泛用于小型化系统,对芯片低功耗设计技术进行了分析。此外,对芯片的可测性和测试平台进行了设计。经过电源网络设计和信号完整分析,完成了物理版图设计。