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视频业务的快速发展导致网络带宽的需求急剧增长,使骨干网面临着越来越大的带宽增长压力,另外以太网的电信化应用也促使汇聚带宽需求增速加剧。目前,单信道100G速率级别的传输技术的出现,预示着100G传输时代的到来。100G以太网(100GE,100 Gigabit Ethernet)是以太网世界最新研究的技术,它不仅速率比万兆位以太网提高了10倍,而且在应用范围上也得到了更多的推广。100GE不仅适用于全部传统局域网的应用场合,更能延伸到传统以太网技术受到限制的城域网和广域网领域。本文主要阐述内容是基于现场可编程逻辑阵列(FPGA)对IEEE 802.3 100G以太网PCS(Physical Coding Sublayer)子层功能的实现。首先介绍了100G以太网相关内容,着重研究分析了100G以太网PCS子层功能和实现的关键技术,最后重点阐述了PCS子层的FPGA设计和实现、仿真及测试。引入多通道分发(MLD,Multi_lane Distribution)机制,PCS子层把编码数据分发到多个逻辑的通道上,这些逻辑通道就称为虚通道(Virtual Lane),在目前技术和工艺条件下解决适配不同物理通道或光波长的问题,是本文设计实现的核心机制。通过对扰码原理的分析,实现了一种任意特征多项式、任意N位并行自同步扰码算法,并可演算得到任意特征多项式、任意N位并行帧同步扰码算法。该方法采用递推的方法直接得出N个时钟周期后编码器的状态值与当前编码器状态值之间的逻辑关系。其逻辑运算速度快且实现简单,十分有利于硬件实现。鉴于以上理论研究了在100G以太网中640bits自同步扰码算法的FPGA实现。设计过程中采用自顶向下逐渐细分的方法,首先总体介绍了对整个PCS子层的内部结构、模块划分,其次对各个模块的设计进行了详细描述,最后给出了测试方案,验证数据、实现结果及时序仿真图。设计选用硬件描述语言VerilogHDL,在开发工具Xilinx ISE 9.2.03i中完成软核的综合、布局布线、汇编,在Xilinx ISE 9.2.03i和QuestaSim中进行时序仿真验证,最终下载到Xilinx公司的Virtex-5 LX330T开发板中进行测试验证。在系统架构过程中,对模块如何合理划分及各个模块之间如何协同工作做了仔细推敲。在代码设计时,尽量考虑硬件的实现方式,充分兼顾FPGA芯片内部资源利用及Verilog语言的可并发执行的设计理念,力求做到面积小且速度快,以便更好的满足产品成本、性能和实用性的要求。