随着工艺技术的发展,现场可编程阵列(Field Programmable Gate Array,FPGA)的片上容量不断增加,良好的并行性、可重构、低功耗等特性使FPGA成为实现可重构计算的关键部件之一。随着嵌入式应用的不断深入以及规模的不断扩大,应用的加速需求也不断增加,FPGA在加速应用方面的独特优势使其得到了国内外的广泛关注。矩阵计算是科学和工程计算的核心,而矩阵乘又是最基本的矩阵运算之一,常被应用于图像处理,电子通信,材料科学模拟,数据挖掘等应用领域。由于大规模矩阵乘算法计算复杂度高、处理效率低,往往成为限制系统性能的瓶颈所在。因此,矩阵乘算法的FPGA加速一直是嵌入式领域的研究热点。本文提出了一个基于FPGA的高性能、高存储效率的浮点矩阵乘加速器设计,该设计充分利用了Xilinx公司的IP核性能优势,提升了片上计算、存储以及带宽资源的利用效率。此外,本文针对链式矩阵乘加速器在加速非均匀矩阵乘出现的计算效率低的问题,提出了一种优化分块技术,通过构建数学模型计算出最优分块,进一步提高矩阵乘加速器的计算效率。我们在MASA-CLUSTER平台上实现了我们的矩阵乘加速器设计,实验结果表明,我们的设计达到了98%以上的计算效率,并且在128个计算单元以及150 MHz的工作频率下,实测性能可达到19 GFLOPS。此外,我们的设计还具备良好的可扩展性。我们对卷积神经网络中的非均匀矩阵乘采用了优化分块技术,结果表明我们的分块技术可以提升矩阵乘加速器12%的计算效率,为加速应用提供了良好的支持。