在半导体行业迅速发展的支持下,近年来集成电路行业得到国家和社会的广泛关注,物联网、智能化和大数据的发展促使MCU迅速走进千家万户,在社会公共生活中扮演着不可或缺的角色,与此同时却需要MCU具有越来越高的性能,越来越小的面积以及越来越低的功耗,这看似对立却又统一的要求使功耗成为备受关注和重点研究的对象。本文依托于使用ARM Cortex-M0+内核的低功耗MCU,设计了一款使用多路组相联映射模式Cache的存储系统,采用Keil+VCS软硬件协同仿真验证平台对整个设计进行功能验证。本设计中Cache和Flash控制器作为存储系统的核心部件,是本设计重点研究的部分。Cache的设计在综合考虑多种因素后,采用四路组相联、16字/行映射模式、随机替换策略、混合Cache的设计方案。Flash控制器部分的设计不仅增加了支持片外Flash单路/多路加载模式切换控制的功能,而且还增加了CRC程序校验。前一功能的增加在内核访问Cache缺失时选择四路加载模式可大大减少内核的等待时间,其可开/关的自主选择控制也增加了功能的灵活性。CRC程序校验采取五次加载失败自动重启机制,可以有效地保证程序加载的可靠性,减少程序加载错误而导致的程序运行错误的发生,而且此功能逻辑控制简单,只采用首尾位校验的方法,在MCU的功耗和面积上带来的代价几乎可以忽略不计。本文所设计的存储系统直接挂接在低功耗MCU通用型架构的AHB高速总线上,在全速运行模式下,该设计与改进前在存储系统设计部分使用128kB大容量SRAM的MCU相比,相同的评估环境下其整体功耗可降低84.89%,单从存储系统部分比较其功耗可降低74.50%,这也可以充分的表明除却面积的因素,使用128kB大容量的SRAM则需要系统牺牲巨大的功耗。本设计采用四块512B小容量(2kB)的SRAM构成Cache的存储部分,四路组相联策略中增加局部导通的控制,每次有效访问只导通命中的那一块SRAM,相比于每次访问128kB的SRAM全部导通而言,更是取得动态功耗降低95%左右的改进效果。