论文部分内容阅读
随着集成电路设计规模的增长和制造工艺的不断进步,高性能处理器芯片在测试和验证等方面面临着日益严峻的挑战。可测试性设计(Design for Testability,DFT)用于提高测试覆盖率并降低测试成本,已经成为芯片设计流程中的重要环节。硅后调试可以弥补硅前验证的不充分,但面临着错误难定位的问题,为了提高调试的效率需要进行可调试性设计(Design for Debug,DFD)。先进的工艺条件下,越来越多的因素会在芯片中引入小时延故障(Small Delay Fault,SDF)。SDF覆盖率的准确度量对于提高时延测试质量非常重要。
本文首先分析了可测试性设计的具体技术和可调试性设计的研究现状,在此基础上对Godson-D处理器设计并实现了多种DFT技术和两种DFD结构。在SDF测试质量评估方面,本文提出了一个专用于评估SDF测试效果的度量指标:统计小时延故障覆盖率(Statistical-Small Dehy Fault Coverage,S-SDFC)。本文的主要工作包括:
1.对Godson-D处理器实现了可测试性设计。对Godson-D处理器含有的写使能映射功能的RAM实现了MBIST设计,对逻辑电路部分实现了内部扫描设计、自适应扫描压缩等多种DFT技术。对固定型故障和跳变时延故障实现了测试生成和向量仿真,实验结果表明Godson-D处理器最终达到了较高的故障覆盖率。
2.针对Godson-D处理器的硅后调试流程设计并实现了获取扫描链数据和存储单元数据的两种可调试性设计结构。在全扫描设计中,通过扫描链结构可以得到电路内部扫描触发器的状态和存储单元的数据,将设计的扫描链配置到JTAG结构中作为数据寄存器可以把数据送到片外,这些数据反馈给软件模拟器可以使其从希望时刻开始向后模拟,加速了软件模拟的进程,为准确定位到错误的根源提供了有力的支持。功能验证结果表明设计的DFD结构完全符合规范的要求。
3.提出一种评估SDF覆盖率的度量指标。本文对SDF测试进行了简要的介绍并对已有的度量指标在用于评估SDF测试质量时的优缺点进行了深入的分析之后提出了S-SDFC。通过对大时延故障建模并在测试空间中将其排除,实现了对SDF时延区间的准确界定。实验结果表明S-SDFC在评估测试集合质量和指导测试生成方面都优于已有的度量指标。