在传统通用处理器的性能发展遇到瓶颈,而专用集成电路的设计成本越来越高的今天,兼顾了通用处理器和专用集成电路二者优点的可重构计算架构,重新成为研究的热点。本文介绍的可配置流水信号处理核（RPSC,Reconfigurable Pipeline Signal Processing Core）就是一款可重构的流水信号处理核,它通过粗粒度单元的静态重构的方式实现了两种电子对抗中的关键算法。RPSC核需要通过外部的RISC核处理器完成对可重构算法链的配置,为了实现和外部RISC核处理器的信息交互,以及对RPSC内部各模块的控制与监控,论文提出了一种基于有限状态机实现的主控制器。该控制器可以接收外部发来的配置信息,并根据配置信息将RPSC核重构,选通数据通路,完成运算任务。同时,该控制器可以将RPSC的工作状态实时地反馈给外部RISC核处理器。为配合主控制器的功能,论文提出了一种可重构阵列结构,它包含可重构计算阵列和可重构存储阵列两部分。配合阵列内的重构控制器,该阵列能快速响应主控制的配置信息并完成算法链的重构。论文设计了一个基于FPGA的RPSC原型验证平台来测试RPSC的实际性能。通过性能分析可以看出,在主控制器的调度下,整个RPSC核功能正常,可重构阵列可以很好的实现算法链的重构,且运算功能正确。在目前的算法链的构成下,得益于可重构阵列粒度大小,重构只需要3个时钟周期就可以完成。RPSC核做为一款粗粒度静态可重构的处理核,它的重构时间要远低于现在绝大多数的静态可重构处理核。