作为人类有史以来发展最为快速的工业之一,半导体工业的进步一直依赖于不断缩小的电路特征尺寸,以及随之获得的器件性能和芯片集成度的指数提高。然而,一方面芯片特征尺寸不断的缩小给集成电路设计带来了新的挑战；另一方面,由于工艺和功耗的限制,CMOS工艺芯片的尺寸不能无限缩小,芯片的工作频率已经不再显著上升。取而代之的多核处理器已经成为了市场的主流。面对这两方面的问题,集成电路设计工具及方法学需要不断地改进,以使得电路设计者能够解决不断出现的新问题。同时,我们需要考虑如何发挥多核处理器的计算能力,以帮助集成电路设计软件继续享受随着硬件更新换代而获得的性能提升。本世纪初至今,电路特征尺寸的不断缩小已经接近它的物理极限。一些在原先大尺寸工艺下可以忽略的物理现象现在成为了可能主导芯片性能的因素。工艺参数偏差成为集成电路设计和制造的主要挑战之一。如今,集成电路工艺已经跨入32nm节点。随着亚波长光刻和化学机械抛光等复杂纳米工艺的普遍采用,越来越严重的工艺参数偏差造成了集成电路成品率的快速恶化。与此同时,随着工艺尺寸变小集成电路因为电迁移,热循环以及负偏压温度不稳定性(NBTI)效应等造成老化而产生的可靠性问题也越来越明显。其中,从45nm工艺节点开始,PMOS晶体管的NBTI效应成为了主导芯片可靠性的因素。更糟糕的问题是,工艺参数的偏差也会影响电路的老化和可靠性。除了新涌现的集成电路工艺参数扰动下的可靠性问题,电路尺寸缩小接近物理极限同时对计算机辅助集成电路设计带来了另一方面的影响。由于功耗的限制,通过升级更高主频的处理器使得计算机辅助设计软件性能提升这样的“免费午餐”已经不复存在。当今的主流芯片已经走向了多核革命。要利用更多处理器核来提升电子设计自动化(Electronics Design Automation: EDA)软件性能,算法的并行化已经成为EDA领域研究的迫切任务。本论文针对纳米工艺下集成电路设计面临的工艺扰动下的可靠性问题以及进入纳米尺度工艺后引发的多核并行处理挑战分别进行了深入的研究工作。首先,本论文研究如何在工艺参数偏差的影响中对电路的可靠性进行统计分析。本论文对于这方面研究的贡献在于：·首次提出了一种非线性可缩放的统计性门延迟模型,可以同时考虑工艺参数和电路工作环境对于门延迟的影响。·基于上面提出的门延迟模型,本文又提出了在考虑工艺参数扰动影响下的NBTI老化效应下的大规模电路统计可靠性分析引擎。其中,一种快速电路裁减方法也被提出以提高分析性能。·提出了一种基于关键度和敏感度的电路元件分析,以确定单独元件对于整个电路可靠性的影响。基于这种分析,我们可以更有效地优化电路以提高其统计可靠性。相比国际上已有方法,本工作的分析中同时考虑到了工艺参数,电路工作环境,以及电路不同路径之间的信号相关性的因素,可以更准确地对电路统计稳定性做出分析和优化。针对多核体系下集成电路的并行优化,本论文的第二部分致力于多核架构上的并行最小代价流问题,并提出了基于非确定性事务模型的并行算法。这项工作的贡献在于：·提出了基于非确定性事务模型的算法描述方法,能够有效地探索算法的并行性,同时保证并行处理时算法的正确性。·应用非确定性事务模型,对EDA优化算法中广泛使用的最小代价流算法进行并行化。并且以目前国际上比较新颖的多电压分配问题展示了并行算法的性能。本工作中提出了三种在多核机器上实现非确定性事务模型算法的运行时调度方法,并给出了详细的性能比较和优缺点。目前国内外的EDA并行算法的研究主要致力于基于数值计算的具体CAD应用,而本工作的提出的并行最小代价流算法是多种CAD组合优化问题的核心算子,在理论和实现上都具有挑战性。