MOSFET是当前集成电路使用最广泛的半导体器件,也是数字电路、模拟电路和存储器电路的基本模块。器件特征尺寸的减小,给集成电路带来了诸多方便,例如集成电路集成度的提高减小了电路的面积,降低了制造成本;电路的工作速度更快,实现的功能更加丰富等。但是特征尺寸的降低必然也会给MOS器件带来负面的影响,影响器件的工作性能。为了解决这些问题研究人员一方面通过现代工艺采用栅工程和沟道工程来改善小尺寸MOS器件性能,另一方面则是设计一些新型结构器件来代替传统的体硅MOS器件,例如SOI MOS器件、SON器件、双栅MOS器件、围栅MOS器件、应变沟道MOS器件等。但是在器件沟道缩小的同时,源/漏区的寄生电阻对器件的驱动电流影响也越来越大,所以研究短沟道器件中的源/漏寄生电阻变得越来越重要。本文将针对全耗尽SOI MOSFET器件源/漏寄生电阻进行研究,建立器件的物理模型,给出定解问题,解出源/漏区的电势和电阻解析式,最后将模型计算的结果与仿真结果进行对比。文章的具体内容安排如下。文章首先介绍了体硅MOSFET和SOI MOSFET,针对体硅MOSFET的缺点引入了全耗尽SOI MOSFET以及研究MOSFET器件源/漏寄生电阻的意义和研究现状。然后给出了几种经典的可以计算源/漏寄生电阻的方法,主要介绍了提取法和建模法,并且例举了这两种方法在实际应用中的例子。接着是对全耗尽SOI MOSFET源/漏区进行物理建模,通过平面MOSFET引出求解全耗尽SOI器件源/漏寄生电阻的方法。本文将源/漏寄生电阻分为三部分,Ⅰ区的集总电阻可直接根据欧姆定律求得,Ⅱ区和Ⅲ区的分布电阻则需要先求出相应的电势分布,然后再根据欧姆定律求得相对的电阻。最后是对物理模型进行验证分析。用经典的中心差分法验证Ⅱ区和Ⅲ区电势,其中分别讨论了在电导率相同和不同两种情况下的电势等势线的分布情况,差分法和建模法的精度相同。电势求出后就可以得到Ⅰ、Ⅱ和Ⅲ区的电阻,将三个区域的电阻之和与SILVACO仿真得到的数据进行对比验证,最大误差在9.6%。最后讨论了在电极下淀积硅化物对寄生电阻的影响,发现淀积硅化物可以有效的减小源/漏寄生电阻。本文是基于半解析法求解源/漏寄生电阻的,既具有数值法计算精确高的优点,又具有解析法的优点,对研究源/漏寄生电阻有一定的意义。