本文研究的重点是HDTV解码处理芯片的存储管理部分，目的是研究一种高效的视频存储访问及其总线设计方案，最终改善视频处理带宽，实现HDTV解码芯片实时解码过程。 文中详细介绍了SDRAM的高效的数据存储特性，包括它的突发读写，多bank特点等。具体介绍了SDRAM的工作方式、命令解释和主要的操作过程。重点分析了例如读和写等主要工作方式的操作过程以及它们时序图。提出了一种利用SDRAM作为HDTV解码系统中主要的存储器的方案，详细介绍了SDRAM控制器的具体设计方案，并给出实现过程和相关的设计要点。该方案利用状态机完成SDRAM控制器的所有操作过程的实现，同时SDRAM单独的读/写/配置操作过程也分别同样利用状态机设计实现。 本论文提出了一个基于FPGA实现的最基本的HDTV解码系统结构，将整个解码系统分成若干个模块，本文只对存储器接口部分的各个模块进行设计。论文详细说明了这些模块的设计流程，讨论了其中一些主要模块的解决方案。设计代码用Verilog-HDL编写，并通过了ModelSim的仿真。由于整个HDTV解码系统的复杂性，和某些条件的限制，本论文提出的整体接口设计未能进行硬件的仿真。