随着数字芯片规模的不断增大,全定制(Full Custom)设计越来越难以满足设计周期的严格要求。为了跟上市场的步伐,目前的绝大部分数字芯片全部使用了半定制基于标准单元的自动化后端设计。目前国内高校的后端设计水平逐年进步,已经不再满足于“完成设计”,而渐渐转移到了“优化设计”的方向。鉴于此,本文基于电子科技大学VLSI实验室的某超大规模数字解码芯片的后端设计,讨论了在后端设计过程中面对的诸多问题,以及相应的解决方案。解码芯片的规模为百万门级,速度工作在90MHz,基于TSMC 0.18 um 1P6M工艺。芯片内嵌74个较小规模的SRAM模块,芯片外挂载3个较大容量的SRAM芯片。芯片采用了CBGA 432的管壳进行封装。在后端设计过程中主要采用了Synopsys、Cadence、Mentor公司的软件,封装模拟使用了AutoDesk公司的软件。在流程描述之外,本文重点解决了芯片后端设计中所遇到的各种问题,包括时序违规、复杂时钟结构、片外复杂互连、电源网络断路、IR Drop、Electro migration、IP布局布线拥塞等。这些解决方案使得芯片最终通过了静态时序分析,获得了正确的后仿结果,符合项目各项参数要求,并顺利投片生产。