随着大规模集成电路的高速发展和现代编码理论的兴起，低密度奇偶校验码（Low-Density Parity-Check, LDPC Codes）凭借其逼近Shannon限的纠错性能、低复杂度的译码算法和高并行度的硬件实现架构，引起了信道编码学术界的广泛关注，近年来LDPC码的高效编译码实现技术逐渐成为人们研究的一个热点。本文对基于FPGA的LDPC码编码器和译码器的高效实现方法进行了深入研究，论文的主要工作包括：高吞吐量的LDPC码编码器实现、低存储量的高速LDPC码译码器实现、LDPC码编译码器的联合设计和LDPC码的动态策略分层译码算法。首先，本文针对目前应用最为广泛的准循环双对角结构LDPC码给出了一种基于FPGA的高吞吐量编码器实现方法，该实现方法采用双向递归的快速流水线编码方法，适合在FPGA上使用快速流水线技术实现高速编码，编码器采用一种行间串行列间并行的处理结构计算中间变量，在提高编码并行度的同时可有效减少存储资源的占用量。在编码器的存储管理上，还针对多帧并行编码的情况优化了存储结构，对数据存储单元和RAM地址发生器进行复用，进一步提高了FPGA的资源利用率。其次，本文针对部分并行结构的准循环LDPC码译码器，提出了一种将译码准码字存储在信道信息和外信息存储块中的高效存储方法，该方法可减少译码器对存储资源的需求量，并降低了译码电路的布线复杂度；另外，本文通过分析LDPC码译码的循环迭代过程，给出了一种变量节点处理单元和校验节点处理单元完全并行交替处理两数据帧的译码器结构，在该结构的基础上提出了一种动态的地址访问管理方法，设计得到的译码器能够在FPGA资源需求量不变的基础上将译码吞吐量提高约一倍；针对传统迭代次数固定的译码器设计方法，本文还给出了一种迭代次数可变的LDPC码译码器设计方法，该方法能够减少译码所需的总时钟周期数，适合实时性要求较高的译码器实现。接着，本文通过分析LDPC码编码和译码过程的共性，给出了一种基于FPGA的LDPC码编译码器联合设计方法，联合设计的编译码器能够在不降低编译码吞吐量的同时减少系统对硬件资源的占用量。最后，本文根据校验节点的伴随式是否为零和节点间的邻接关系设计了一种节点的可靠性度量准则，提出了一种有效的动态策略列分层译码算法，该算法克服了传统基于对数似然比信息（LLR）来度量节点可靠性而导致高运算复杂度的缺点，分析及仿真结果表明该方法在取得良好性能的同时，其复杂度远低于其它LDPC译码算法。