本文主要设计的是应用于音频编解码器中的分数分频频率综合器,典型输出频率为12.288MHz。全文分析和研究了锁相环系统及△∑调制器的设计,并实现了一种带有二阶数字△∑调制器的分数分频频率综合器电路的设计。系统设计方面：本文采用基于最大相位裕度的设计方法,建模并分析一种三阶电荷泵锁相环系统,总结了锁相环路中的非理想因素；本文还总结归纳了数字∑△调制器的设计方法,并给出采用随机抖动减少杂散的方法。电路设计方面：对于锁相环各电路模块,本文总结其设计原则并给出电路实现；针对单片集成的要求,给出了一种分段合成的压控振荡器电路并给出其自适应频率选择方法：针对分数分频功能,给出了一种分辨率小于100Hz的二阶数字△∑调制器,并给出其从系统模型到Verilog代码的实现。最后,在SMIC 0.35μm Mixed-signal 2P3M CMOS工艺下实现了单片集成的分数分频频率综合器。测试结果表明,该分数分频频率综合器能灵活准确输出所要求的频率,其分数分频RMS抖动小于30ps,符合音频编解码97(AC’97)标准规范；应用到一种24位音频编解码芯片,满足其DAC信噪比可达到100dB、ADC可达到95dB的要求。