电路综合是超大规模集成电路芯片设计中承前启后的一个重要环节,综合的策略从方方面面影响着综合网表的质量。近十年来,随着工艺进入深亚微米级别,前后端网表差异过大成为了制约芯片设计质量的一个重要因素。过去的工程实践常常将综合阶段的互连延时做理想化或者归一化处理,但是这样做的弊端开始显现;而且,传统的逻辑综合往往不考虑单元的位置信息,使得一些需要物理信息的综合策略无法很好实现,导致WNS指标变差,时钟频率下降。除此之外,关键路径的优化是进一步提升芯片的有效频率需要考虑的另一个重要因素。现有一基于台积电7nm工艺的X86架构CPU软核,本文使用Cadence公司的综合软件平台Genus,针对在先进工艺下综合CPU芯片由于前后端工具不适配而导致的网表质量下降、时延增加以及关键路径不容易收敛等问题进行研究,得到了适合本设计的综合策略和关键路径优化方案。本论文主要的工作内容如下:首先,按照传统的逻辑综合方法,提出一套时序优先的综合策略,包括在关键路径上禁用单元延时较大的SVT、LVT单元、约束大扇出单元并确定最优扇出约束值、禁用容易产生局部绕线阻塞的大扇入多比特触发器、约束合并触发器动作按照时序优先原则进行等四个要点。研究网表发现,在执行诸如合并触发器这类需要参考位置信息的综合动作时,综合网表中触发器合并率、触发器平均比特数等指标与单元摆放网表的相应指标有较大出入。分析原因,一方面说明后端设计工具并不认可综合工具做的合并决策,又重新做了调整。另一方面,将综合阶段的互连延时做理想化处理使得延时估计过于乐观,放过了一些关键路径,使之在综合的阶段没有被发现,直到单元摆放完之后才暴露出来,加大了这些路径优化的难度。接着,为解决前后端网表不适配导致时序变差的问题,在对比了两种物理综合方法的基础上提出一套时序优先的物理综合策略。首先,按照本CPU芯片内部模块的数据流流向完成芯片的布图规划设计,并用DEF格式文件保存。然后,在沿用逻辑综合方案中所制定的时序优先综合策略的基础上,又在综合过程中引入布图规划中的单元位置信息及工艺库中的物理信息完成物理综合。实验结果表明,综合网表中各项触发器合并指标与单元摆放网表的相应指标基本持平,说明两个阶段的决策一致性较高。同时,网表的有效周期优化了15ps,有效频率从2.55GHz提升至2.65GHz,增幅为4%。最后,研究关键路径的优化问题。依据“先全局,再局部”的关键路径处理思路,分别制定了全局和局部的关键路径优化策略。第一步,依据本CPU设计中大量关键路径呈现“并行分布”的特点,选择TNS优化模式。对比实验的结果表明,该模式能得到更好的WNS指标,使有效频率提升至2.74GHz,高于默认模式的实验结果2.65GHz。第二步,针对仍未能被优化掉的局部关键路径,分析其产生的具体原因,并对路径延时的影响因素做定量分析。发现可通过对相邻非关键路径加过约束的方法,限制其起点触发器映射成大尺寸单元,使得关键路径的总努力下降,得到更小的逻辑深度,从而降低关键路径的延时。最后,研究并提出完整的确定最优约束值的算法。实验结果表明,按照该算法完成局部路径优化以后,综合网表的WNS指标提升18%,单元摆放网表的WNS指标提升17.5%,有效周期从2.74GHz提升至2.79GHz,基本实现时序收敛于2.8GHz的目标。