本文介绍了直接数字频率合成器(DDS)的工作原理及基本结构,在此基础上推导了它的理想频谱,分析了DDS杂散的来源及抑制杂散的常用方法;重点研究了DDS中累加器和波形存储表的设计。针对DDS输入数据刷新率低的特点,双层累加器采用了32位由“流水时序”信号控制的改进的流水线结构,减少了与流水线级数相关的移位寄存器数量;各级流水线中的加法器采用组内、组间超前进位的方式提高了速度;引入相位累加器最低位修正电路降低了杂散;利用正余弦函数的对称性和泰勒线性插值法对波形存储表进行了大比例的压缩,压缩比达到122:1;通过引入1/2LSB偏移,消除了反码代替补码时产生的误差。设计的DDS电路可以实现正余弦两路输出。利用开发工具ModelSim 6.2和Quartus II7.2,并结合硬件描述语言Verilog,以EP2S60F1020C3开发板为目标器件完成了DDS设计的开发、仿真、综合及在线逻辑调试与分析。验证结果表明,直接数字频率合成器的最大时钟频率为147.54MHz,最大频率分辨率为0.034226Hz,最小频率转换时间为68ns,输出频率为30MHz时,主频为75dB,性能指标满足设计要求。