SOC(system on chip )设计技术,是在集成电路(IC)向集成系统(IS)转变的大方向下产生的,并已经逐渐成为IC设计的主流。SOC具有三个显著特点:1.集成多种IP核,一般包括微处理器、微控制器、模拟IP核、数字IP核、接口电路、存储器等单元;2.规模庞大,往往超过百万门级,甚至上千万门级电路;3.采用超深亚微米工艺技术;而对于特征尺寸进入0.18μm或以下线宽工艺的超深亚微米集成电路后端设计又面临着两个突出问题:1.时序收敛问题,进入超深亚微米阶段集成电路后端设计,互连线延迟已经超过系统总延迟数的70%以上,严重的影响电路的时序。2.信号完整性问题,主要包括电源压降和信号串扰两个方面,出现这类问题的设计,往往功能仿真都没有问题,但流片后却不能正常工作。本篇论文就是针对超深亚微米阶段SOC芯片后端设计所面临的挑战,提出了运用连续收敛的布局布线策略,尤其是虚拟原型的设计理论,来快速验证布局,进而提高布线的成功率,并且提出了一种改进的布局评估模型,提高对SOC芯片预测布线的准确度;同时,对于时钟驱动元件选择,文中提出了一种基于正态分布模型来达到更有效的选取。在行文风格上,采用理论阐述与具体设计相结合的方式,有助于理解和掌握。由于SOC芯片规模特别庞大,对硬件的开销很大,在设计方法学上,论文也进行了深入的研究,重点介绍试验化设计策略来减少设计的重复性问题。运用上述理论,本文完成了一款750万门数字SOC电路自动布局布线,并预计7月份流片试验。