随着集成电路设计技术和制造工艺的发展,超大规模集成电路的集成密度和规模持续增加,器件特征尺寸越来越小,测试难度越来越高,测试费用呈指数增长。传统的测试方法已无法满足目前的测试需求,人们需要有新的测试理念和方法来解决这一难题。可测性设计(Design for Testability,DFT)作为一种在芯片设计时就考虑系统测试问题的新兴设计方法出现了。它根据电路可测性设计规范和规则,在设计时更改或添加设计结构和模块,使芯片满足测试需要。集成电路的发展一直按照摩尔定律推进,单芯片集成的IP(intellectual property)核数目越来越多,传统的采用片上总线方式实现片上互连的方法已经在很多方面表现出局限性,片上网络(Network-on-Chip,NoC)应运而生以解决片上系统(System-on-Chip,SoC)的规模进一步扩大后的片上通信问题。伴随着片上网络体系结构和设计方法的提出,NoC的规模和复杂度远远超过现有SoC的程度,相应的测试难度更高,测试费用剧增,已有的可测性设计技术必须作出相应的变化以适应NoC的出现,所以研究NoC的可测性设计技术意义重大。本论文完成了弹性分组环专用集成电路后端设计中可测性设计方案的设计与实现。本文分析了各种DFT方法的综合应用策略,根据弹性分组环专用集成电路的具体需要选择适当的DFT方法,制定了相应的DFT方案和优化策略,在添加DFT结构的过程中结合优化策略进行优化,并详细分析了所得结果。本论文基于二维网格拓扑结构研究了片上网络的可测性设计问题。本文提出了片上网络的测试接入机制,测试流程及其可测性设计中的关键测试控制模块的设计方案。片上网络中的测试接入采取重用内部互连网络的方式,所有的测试数据以包的形式收发,与传统的测试接入总线方式相比并行度更高,不存在部分资源空闲的情况,整个测试过程在测试控制中心模块的控制下进行。弹性分组环专用集成电路已经成功流片,并通过了国家“863”专家组验收;自然科学基金项目“高性能片上互连网络设计及其可测性设计研究”已通过了基金委专家组的中期评估。