将大量的功能模块集成到一个芯片中,这样的集成电路被称为片上系统。随着SoC集成IP核数目的增多,功能越来越复杂,SoC的测试数据量、测试功耗也随之急剧增加,测试设备更加昂贵,这些都给SoC的测试带来了更大的挑战。内建自测试将测试模式生成,测试应用和测试响应移入到芯片自身中,从而摆脱了对自动测试设备的依赖,降低了测试花费,并且能够进行真速测试。本文是研究多扫描链的BIST中基于逻辑仿真移相器算法的改进和混合测试模式的问题。首先对测试技术和可测试性设计的一些方法做出了综述。然后针对逻辑BIST测试模式生成中的穷举测试、伪穷举测试、伪随机测试、加权测试和“存储与生成”的测试方法进行了简要的介绍。移相器在扫描链的伪随机测试中能够降低扫描链数据之间的相关性,对提高被测电路故障覆盖率起着重要作用。本文对一种基于逻辑仿真的移相器算法做了改进。在改进算法中,只需对n阶线性反馈移位寄存器(LFSR)进行2~n-1个周期仿真即可得到合适的移相选择矢量。该方法得到的移相器选择矢量清晰地反映了值胞的组成和分布情况,从而避免了对偶LFSR的多次前向、后向仿真,调整矢量输出顺序降低测试功耗。对比实验表明,该方法是有效的。平衡了触发器的扇出、降低了测试的功耗。本文用随机测试模式加存储测试模式,来提高故障覆盖率。在存储测试模式中,提出了一种选择多单元的相容数据重新播种BIST测试方法。充分利用LFSR编码能力产生最适合的种子。并运用测试向量相容压缩方法,减少测试集中包含的确定位位数,降低了计算LFSR种子复杂度和种子的位数。最后采用时钟测试的方式和向量压缩的方式来减少时间。实验结果表明该方法可以增强LFSR的编码效果、提高故障覆盖率。