信道编码是为在噪声信道提高信息传输可靠性的重要技术。低密度奇偶校验码（Low-Density Parity-Check）即LDPC码凭借其具有逼近香农（Shannon）极限的性能而得到广泛的研究和应用。近年来的研究表明：在中短码长上，多元LDPC码具有比二元LDPC码更好的纠错性能，其应用前景巨大。本文深入研究了基于FPGA的多元LDPC码编译码器的实现方法。论文的主要工作包括：研究多元LDPC码的编码原理和译码的算法并利用MATLAB对多种编译码算法进行仿真比较，最终完成多元LDPC码编译码器的FPGA实现。
　　本文首先介绍了LDPC码的基本概念和国内外发展现状，并通过对多元LDPC码表示方法的介绍引出多元LDPC码中的一类特殊码型——多元准循环LDPC码。多元准循环LDPC码在保证多元LDPC码信道性能不变的情况下，大大减小了编码算法的复杂程度，具有很高的实际应用价值。
　　其次，系统的分析和总结了多元LDPC码的编译码方法，对传统编码算法和双向递归快速编码算法进行比较，并详细推导了多元LDPC码在高斯白噪声信道下置信传播译码算法的消息更新规则，以及由其演化而来的基于快速傅里叶变换的置信传播译码算法和扩展最小和译码算法。通过综合分析确定采用双向递归快速编码算法及扩展最小和译码算法作为高效LDPC码编译码器的基本设计思想。
　　最后，本文根据快速编码算法，选取基于GF(8)的多元准循环LDPC码的校验矩阵，只存储基矩阵中每个子矩阵的首地址，并通过正向反向双向递归计算校验位，设计了一种高效低存储的LDPC码编码器，提高了编码速度并节省了FPGA逻辑资源开销。而译码器的设计则根据扩展最小和译码算法，变量节点和校验节点的更新均采用块间并行、块内串行的方式进行。该方案可有效降低译码器对硬件存储空间的占用，并降低了译码电路的实现复杂度。