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QDR SRAM作为一种高速、高带宽的新型架构存储器,可以大幅提升通信系统的性能。独立设计并掌握高速抗辐照QDR SRAM核心技术对我国存储器领域的发展和通信系统的性能提高具有重要意义。本文基于SMIC 65nm工艺,针对QDR SRAM进行了高速架构设计和抗辐射加固等关键技术研究,提出一种基于顺序读写pipeline控制的四字突发架构,设计实现了一个容量为32Mbit的四字突发架构QDR II+SRAM电路,电路仿真结果表明最高工作频率500MHz,满足高速设计要求。并创造性地提出了一种抗单粒子多节点翻转的RH-12T存储单元结构,其抗单粒子性能优于同等设计条件下的DICE加固单元,为电路抗辐射性能提供更优的存储单元方案。具体研究内容如下:(1)分析四字突发架构QDR II+SRAM的读写操作时序,构想并对比分析顺序读写Pipeline和并发读写pipeline两种QDR II+SRAM四字突发架构,从延时约束和电路设计复杂程度出发,选取顺序读写pipeline四字突发架构作为本论文的架构实现方式。设计实现了32Mbit QDR II+SRAM顺序读写pipeline的四字突发整体架构,根据读写等待周期要求设计合理的读写时序分配方案。(2)设计了本文所提出的QDR II+SRAM四字突发架构中的关键控制电路模块,可实现同步读写指令处理、读写地址独立采样、字节写选择控制及DDR数据传输等功能。提出了一种读写控制电路,可实现QDR SRAM正确的读写切换功能,同时可识别异常的指令请求,避免QDR SRAM发生读写错误。结合DDR输入数据控制模块,突发数据字分字节写入IP,增加字节写选择信号进行片选,实现了写入数据的字节写选择控制功能。(3)提出一种抗单粒子多节点翻转的RH-12T存储单元结构,采用单向敏感节点岛型存储技术,存储节点仅与NMOS相连,保证节点存“0”时是非敏感节点,不受高能粒子影响;同时电路中至少存在两个节点在单节点翻转时不受影响,通过反馈电路恢复单元状态,单元具有单节点翻转免疫能力。采用敏感节点远置技术和SET缩减原理进行了单元版图设计,并建立单元的三维物理模型进行单粒子翻转仿真验证,证明了RH-12T单元的LET翻转阈值是通用DICE加固结构的2.8倍。