为了应对高清分辨率视频应用对网络传输以及存储带来的巨大的挑战,MPEG和VCEG组织联合制订了新一代视频编码标准HEVC。为了获得更高编码增益,HEVC引入了更大的编码单元,提供了更灵活的块划分方法,并采用了更复杂的预测方法。因此,其编码复杂度较以往标准大幅提高,对实时编码器的设计形成了挑战。本文首先介绍了视频编码的混合编码框架及视频编码标准的发展,总结了HEVC标准较以往标准的不同和改进。通过与通用处理器方案的对比阐述了硬件编码加速的必要性、原理以及功耗优势。然后,本文对HEVC中变化较大且实现较为复杂的核心模块帧内预测进行了深入的剖析,包括基于四叉树的CU/TU块划分结构、参考像素获取、35个预测模式的预测方法和帧内预测复杂度等方面。本文同时总结出了HEVC帧内预测的垂直水平两类角度模式的预测对称性、大预测块中预测子块参考点的可平移性及相同图像位置不同大小预测块的预测值可共享等特征,为高效的帧内预测硬件电路设计提供了重要依据。经过对HEVC帧内预测技术的剖析,本文提出了编码器中的重要模块——帧内模式选择模块的硬件设计。该设计具有64路无乘法器并行处理单元,通过可重构技术使处理单元支持所有的帧内预测块大小与全部35个帧内预测模式。同时,本设计将预测模式分为3类,并按照分类进行预测子块循环遍历,减少了参考像素存储开销,减轻了存储模块与计算模块间的复杂互联。此外,本设计采用了遍历大预测块内预测子块时的双蛇形处理顺序与小预测块的Z子处理顺序两种处理顺序,并设计了可双向流动的寄存器阵列对参考像素进行动态更新,既降低了芯片面积,又消除了流水空泡,达到了并行处理单元吞吐率的理论极限。与国际上已有文献报道的成果相比,本设计对新标准的支持最为完整,不仅仅关注了并行处理单元的设计,而且考虑了参考数据准备的问题。本设计在最高时钟频率400MHz下获得了1920×1080p/81fps的视频吞吐率,且电路硬件效率也超出国际最新已发表设计成果的40%以上。最后,对编码环路中的帧内预测模块,本文也提出了其硬件架构设计。首先本文提出了对编码环路的时钟节拍分析,确定了模块并行度,然后利用对称性等特征提出了完全符合标准规范的简单高效的帧内预测模块,并采用动态更新的方法缩减参考像素的片上SRAM存储规模,同时利用参考点流动性大大降低了参考寄存器的数目。最后,本文利用帧内预测的固有特点设计了色彩分量交织的预测环路流水,提高了电路的利用率和吞吐率。